Jump to content

    

Amurak

Свой
  • Content Count

    222
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Amurak

  • Rank
    Местный

Recent Profile Visitors

1812 profile views
  1. We created Cx in 2012 to get rid of the complexity of traditional HDLs. Today, Cx is an open-source language used by engineers and makers who want to efficiently create systems and applications for FPGAs and ASICs. The language has a C-like syntax, it features a strong bit-accurate static typing, and it allows cycle-accurate behavior to be implicitly expressed with structured code. Cx can be compiled into Verilog using the Synflow IDE. It offers the same Quality of Result and performance as HDLs with the simplicity of the C language. Как же я люблю такие фразы.
  2. Могу ошибаться, но по-моему схемный ввод при создании блока делает новый компонент-обертку для исходника, написанного на vhdl. А поскольку в этой обертке добавлены не все порты, то и рассматриваться при компиляции они не будут.
  3. А есть примеры подобных документов какой-нибудь фирмы в открытом доступе?
  4. Текстовый редактор + tcl.
  5. Поморгать светодиотом (именно с этого в 99% случаев начинается изучение ПЛИС) при помощи Матлаба? Божечки-кошечки.
  6. Это все понятно. Вопрос как просимулировать RTL, чтобы получить отсчеты в контрольных точках, если для получения нужного количества отсчетов нужно ждать дни и недели?
  7. В этом и загвоздка. Составные части тестировать проще. Вопрос как промоделировать все в сборе (и нужно ли?). Видимо никак.
  8. Задача состоит не в запуске на железе, а в проверке именно кода. Чтобы как у программистов: внес какие-либо изменения в код, запустил скрипты, запустилась симуляция, на выходе - отчет.
  9. Я не говорю совсем без моделирования, я говорю моделировать по частям. Моделировать целиком, в моем случае, это взять полную полосу АЦП, например, 200 МГц, из которой нужно вырезать сигнал полосой 100 кГц. При таких параметрах петля по тактовой будет неделю раскачиваться (если вообще памяти на компе хватит). Вот такими вещами вообще стоит замарачиваться? Или проще запихнуть в железо и там смотреть?
  10. Ну в этом-то и проблема, чтобы получить срезы нужно моделировать. Можно дробить схему и обложить тестами куски. Но мне интересно, имеет ли смысл моделировать все целиком.
  11. Здравствуйте. Я занимаюсь разработкой демодуляторов, реализую алгоритмы цифровой обработки сигналов на ПЛИС. Возникло желание организовать полноценную систему верификации имеющегося кода (код на VHDL), чтобы можно было генерировать тесты, подавать их на вход целого демодулятора, получать выход, сравнивать полученный и исходный результат, считать ошибки и прочее. Прямое решение в виде того, чтобы читать исходные данные из файла и подавать их на вход демодулятора привело к проблеме, что моделирование (используется ModelSim) занимает неприлично огромное количество времени. Чтобы полноценно промоделировать блок, в котором есть какой-нибудь аккумулятор, потребуются дни или даже недели. В связи с этим возник вопрос, а имеет ли вообще смысл моделировать это дело в ModelSim? Или следует использовать Simulink? Но тогда встает вопрос, как проконтролировать, что модель в Simulink совпадает с кодом VHDL? Следующий вопрос - верификация. Появилась мысль использовать для нее мощности System Verilog и UVM, но из-за проблем с временем моделирования появились сомнения, а UVM вообще применяется для верификации блоков ЦОС? Спасибо за внимание.
  12. Нет, не починили. Все так же хочется вскрыться от их работы.
  13. signal din_sw : std_logic := '0'; signal din, dout_odd, dout_even : std_logic_vector(13 downto 0) := (others => '0'); -- process(CLK) begin if (rising_edge(CLK)) then din_sw <= not din_sw; if (din_sw = '0') then dout_odd <= din; -- нечетные else dout_even <= din; -- четные end if; end if; end process; После этого нужно пересинхронизировать данные с CLK на CLK/2.
  14. Чтобы "читать из out", объявляете еще один сигнал. Выдаете его на out и его же можно спокойно использовать внутри entity.
  15. Ну так в предыдущем посте так и было написано, что мир усложнился и набирает скорость. При чем тут проектировщики мостов, у которых ничего не меняется?