Перейти к содержанию

    

EpLeon

Участник
  • Публикаций

    25
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о EpLeon

  • Звание
    Участник
  1. Цитата(fguy @ Apr 17 2018, 21:55) http://www.xilinx.com/support/answers/62380.html Данная статья не помогла((. У меня зависает установка на 83-84%, когда идет конфигурация WebTalk. Цитата(Inanity @ Apr 17 2018, 22:19) Голая W7 на VMware + стандартная ISE 14.7. Единственная проблема в том, что с сетевыми дисками ISE дружит плохо. Да, видимо только через виртуалку
  2. Цитата(Doka @ Apr 17 2018, 20:03) тот ли дистриб вы качаете? для W10 Last Updated Feb 26, 2018 см. скрин https://www.xilinx.com/member/forms/downloa..._VMs_0206_1.zip Данный дистриб только для Spartan-6 (This version of ISE Design Suite only supports Spartan®-6 FPGAs). Поэтому и качал другую версию. Вот и нужно соединить старую верссию ISE и windows 10.
  3. Добрый день. Кто-нибудь сталкивался с проблемой установки ISE 14.7 (Last Updated October 2013 - https://www.xilinx.com/support/download/ind..._4---14_7.html) на windows 10? На компе стоит такая система. Но нужно установить именно ISE, так как будет проектироваться Virtex-4.
  4. Добрый день, еще раз. Подскажите, пожалуйста, можно ли разводить диф.пары LVDS на разных слоях (соседних). И какое максимальное различие в длине линий можно делать, при частоте 400МГц? Если у меня различие в длине получается в пределах 12мм (около 50ps) - это сильно критично?
  5. Цитата(Uree @ Nov 17 2016, 20:11) Ага, в тех банках, согласен, разбросали, видимо те банки сделаны по остаточному принципу. А перекинуть на другие банки, которые менее разбросаны никак не получится? Потому как глядя на распиновку(кстати плохо, что нет читабельной карты пинов) есть ощущение, что она не особо рассчитана на создание дизайна с диффпарами. Честно говоря первый раз вижу такой разброс пинов диффпар, Xilinx такие вещи себе не позволяет. Вот и я от них не ожидал такой подставы и удара в спину(( До этого у всех корпусов было нормально. На самом деле у них оно зеркально сделано, поэтому особой разницы нет какие 6 банков я буду использовать.
  6. Очень желательно сделать плату 8, максимум 10-ти слойной с толщиной платы не больше 1.6мм. Извиняюсь, что ввел в заблуждение картинкой... справа линии идут к разъему на вывод сигналов - они не дифф. Дифф. пары слева, и они должны будут подводиться к 3-7 банкам ПЛИС. Сама плата будет заказываться в фирме http://www.pselectro.ru/tech/ и у них есть определенные тех.требования. Дифф.сигналы идут от 16-ти 8 канальных АЦП + около 10 дифф.сигналов будет служебных для связи с АЦП и другими микросхемами и платами в системе. Цитата(Uree @ Nov 17 2016, 16:51) Что-то не вижу в EP4CE40F29 особо разбросаных пар пинов, либо рядом, либо, в худшем случае, по диагонали. И то и другое выводится трассами/зазорами 0.1мм/0.1мм - каждая пара в промежуток между переходными проходит. По одной трассе между переходными - это не диффпара получается, ну и слоев нужно будет в два раза больше, и не понятно зачем так делать. Навскидку должно хватить двух внутренних сигнальных, но без полного вида подключений точно не определить. Вообще-то там почти половина дифф.пар разбросана на 3-4-5 рядов друг от друга, в этом-то и проблем.
  7. Добрый день. Не знаю было ли уже такое обсуждение, не нашел по форуму. Проблема в следующем: имеется Cyclone IV Е фирмы Altera в корпусе F29 и в нем используются почти все diff выходы. Только не получается у меня развести ПЛИС-ину( В данном корпусе по сравнению с 480-ми ножным Альтеровцы подложили большую свинью раскидав парные пины на большое расстояние друг от друга. Кто-нибудь пробовал разводить такой корпус с большой загруженностью? Из 530 юзерских пинов используется около 380 (на данный момент, в конечном итоге скорее всего будет около 450), 260 из которых заведены под дифф пары.
  8. Цитата(_Anatoliy @ Mar 6 2016, 18:13) Примерно так, но должно быть 24 бита, а не 22. И обратите внимание на старшие 4 бита данных. Да, заметил. Спасибо.
  9. Цитата(_Anatoliy @ Mar 6 2016, 17:20) Так на figure 68 показан же формат обращения к АЦП. Слово 24 бита, три старшие из них - нули, биты 20...8 - адрес регистра, биты 7...0 - записываемые данные. То есть я правильно понимаю, что если я хочу записать данные "1010" в регистр "0D" согласно таблице 9, то последовательность по этой линии будет: 000 000000001101 0001010 ? И еще вопрос, а кто-нибудь пробовал сам делать защелкивание данных через DDR на такой частоте?
  10. Цитата(_Anatoliy @ Mar 6 2016, 13:22) Ни в коем случае. Глянул ещё раз DS, рекомендую вам посмотреть в сторону регистра test_io, конкретно команда one-/zero-word toggle. Тогда после подачи питания включаете нужный режим test_io, калибруетесь подачей импульса align до тех пор пока не отловите пару слов 0х0000000000 и 0х1111111111, затем переходите в рабочий режим. Для формирования align напишите небольшой автомат, а FS можно не использовать. С этим тоже есть небольшая проблемка. Мне не очень понятно, как именно программировать АЦП. Как говорил раньше, с последовательными данными ни разу не работал. И в DS на оцифровщик мне не понятно, что такое W1/W2 и каким образом подавать последовательность слов. То есть как адрес соотносится с данными, которые я пытаюсь прописать. И если это нужно сделать в разные регистры. Если вас не затруднит, не могли бы вы мне в этом помочь? И подсказать, как это сделать? Я понимаю, что прописав некоторое конкретное число в АЦП намного проще его потом отследить и можно сделать автомат на подстройку.
  11. Цитата(_Anatoliy @ Mar 5 2016, 17:40) Насчёт каналов ничего не могу сказать,я с этим АЦП не работал. Бегло глянул DS, так у вас же сигнал FCO есть,почему по нему не хотите синхронизироваться? То есть по нему??? Имеете в виду подавать FCO на клок мегафункции (rx_inclock)?
  12. Цитата(_Anatoliy @ Mar 5 2016, 16:25) Вам же выше doom13 привёл требования к этому сигналу. Вот и подавайте импульс длительностью один такт указанной частоты. А для подстройки я использовал автомат т.к. во входном потоке у меня присутствовал байт-маркер,вставляемый через одинаковое количество байт. Извините, но до меня немного долго доходит... Чтобы окончательно понять, я правильно понимаю, что в моем случае: 1) Каждый канал настраивается отдельно каждый раз при включении питания; 2) На ножку align[n-1..0] для каждого канала подается импульс длительностью в 1 такт клока. И подавать их нужно по принципу: подал импульс - посмотрел на данные -> совпали, значит настроилось, не совпали повторяем процедуру.
  13. Цитата(_Anatoliy @ Mar 5 2016, 15:26) На align нужно подавать импульсы до наступления синхронизма,после этого ничего подавать не нужно. Примерно так - фаза не совпадает => дали один импульс align, проверили фазу,фаза не совпадает => дали один импульс align, проверили фазу и т.д. Имеется ввиду импульс любой длительности? Или туда что-то конкретное нужно подавать? Просто я сейчас туда подсоединил один из выходов PLL со сдвигом по фазе относительно основной частоты... То есть, я правильно понимаю, что сигнал поданный на align запускает подстройку фазы? и еще вопрос - нужно ли такую подстройку проводить каждый раз при включении платы? Или же синхронизацию как-то можно запомнить?
  14. Цитата(doom13 @ Mar 5 2016, 13:11) Из доки на ALTLVDS: Честно говоря, прочитав данный текст, я только больше запутался... на align нужно подавать клок со сдвигом по фазе, в зависимости от того на сколько бит сдвинуть - на столько и задерживать фазу данного клока, или нет?
  15. Цитата(doom13 @ Mar 5 2016, 03:51) Импульс на линии align даёт сдвиг фрейма на 1 бит. Каждый канал необходимо синхронизировать отдельно. И еще, может быть, конечно и глупый вопрос, но для окончательного понимания и осознания - на align подается частота фрейма, которая и будет сдвигаться на один бить по фазе, то есть та же частота, что и на rx_inclock, только со сдвигом?