krux

чтото мне подсказывает что YIG проиграет

Я тебя запихал потому что есть и существует отдельная методология как писать асинхронщину так, чтобы она была верифицируема по STA. Если не умеешь - в сад. А наызвать шизофазией нормальный и приемлемый во всем мире (отличном от твоего) способ проектирования микросхем - это так плоско и убого, что я чото ржу. Вот ради интереса -- ты TCAM тоже синхронный рисовать будешь? 😃 а LC-Trie ? или one-shot? зы. сейчас много нейросеток пихают данные во время своего обучения именно в LC-Trie просто для того чтобы при извлечении это все работало реактивно как из пушки. ззы. и таки-да, никто об этом никогда в открытых пабликах на хабре не напишет, просто потому что это know how Вы такие плюшевые. 😃 ❤️ и таки-да GLS это отвратительное зло, никто с этим не спорит, но это повод для того чтообы даже GDSII забраковать !!1

ок понял принял

Подпишусь под каждым словом

Два микроскопа. один следит за отделением жидкости, второй следит за стоками. Второе, дядь, ты словами "структурированная" не отделаешься. Это примерно настолько плохо насколько оно и есть. Если хочешь избавтся от любой мелкой живности - то регулярный УФ.

makc Aleх one_eight_seven зачем я вам буду отвечать прям то что вы хотите, если вы гуглом по патентам пользоваться не умеете? одноразовый заказ? ну ок а дальше-то что? огромное число спиногрызов "мам дай!" ???

Когда в SNPS и CDNS появился color coding я даже не сразу понял чо это за зверь и зачем. А вот теперь придется обьяснять вам где и как можно обмануть систему и в 24 нм уплотнить так, что будет ровно как в 10 нм. Аревуар.

Intel-овские 10нм это все теже 24 нм, только CDNS научила их как паковать DFF плотнее, и не терять при этом ATPG. ATPG Карл, а не какой ни BIST или JTAG. боже какие же вы плюшевые. нет таких статей. все в патентах. ну то есть вы сомневаетесь в способности AWS-облака засимулить конкретный случай за 14 дней, да? "серьезный аргумент, чо. Для начальничков--быдланчиков проканает, чо." Вы можете уже нифига не делать. тем более если 10 лет назад дисквалифицнулись. Уходя - уходи.

система из многочисленных AWS/kubernetes позволяет оч многое. Для mixed-signal без gate-level verification не обойтись, поэтому многие до сих пор буксуют. Кто-то считает что его APLL без mixed-signal не заведется из-за контроллера, изначально синхронизированного на 25 МГц, а кто-то завел туда свой первый в жизни RC-PLL. ЗЗЫ. Это не вы меня преследуете, это я вас сильнее загоняю в кроличью нору, если что. Не отвечая напрямую ессссно ))) Вот одно единственное хочется спросить, сколько NDA за последний год было подписано? Если нихрена, то и жить вам примерно по средствам нихрена

я-таки извиняюсь, это отечественное асикостроительство лагает на 12 лет. кому пруфы нужнее?? И таки-да, я готов к удару в грудину если мне кто-то из 7...12нм асикостроителей строго скажет что Gate-level verification не нужен. Я буду ржать в голосину падая. дык это HW IP blackbox под конкретную ноду. кто вам сказал что там внутри асинхронщины нету??????

на 300 можно ов3рд0%Yя сделать. не ведитесь на пошлые темы но оно так как оно и есть. Чего бы можно бы только не сделать... владей мы полностью характеризацией нод 300 и 500. Но извини меня, опять же сначала mixed-signal.

Intel speed step? кто вперед меня наgoogle-ит сюда патенты и способы Прикольно будет. быстрого переключения от 800 MHz до сколько надо? Правильно: никто.потому что G0.G5/S0..S4/C0..C7 это единый syncless контроллер, который отработает в любом случае в DRDL. Иногда хочется сказать, будьте сожраны волками и медведями,беспомощнье. У FPGA-шников,, которые в физику не умеют DRDL вообще классные галлюциногены производит. их по лицу определяешь и ногой в грудину выталкиваешь. Прикольно... _

зы. Товарищи, я понимаю что вы очень не хотите лезть в analog/mixed-signal, но извините. самый жесткий чип который когда--либо существовал и был полностью построен по синхронной RTL-методологии - это Nvidia Fermi. Который до сих под в кулуарах называют Thermi. Потому что тепловыделение тактирующих цепей даже с учетом clock gating'a составляло от 30 до 35% от общего тепловыделения. При суммарном пакете 300 Ватт. Больше вы никогда таких уродских дизайнов в коммерческом сегменте не встретите.

semi-custom же. Обкатывается отдельный PDK под себя с соответствующими ячейками, с полной их характеризацией (HSPICE) для gate-level verification. а дальше чего рассказывать-то? как сделать так чтобы в моделсиме все эти уровни правильно отображались? 6 вместо привычных 4? я не против. делайте свой кипятильник. ))) в железе из статьи напомню, было 800 Gbit/s,

Так их в FPGA и быть не может. Просветите себя, зачем соотетствующие примитивы существуют в САПР "Ковчег" для отечественных БМК. У них там даже целый сайт на тему есть, только видимо господа не читатели, а господа писатели. http://selftiming.ru/ Вот странное дело. Тема начинается про Verilog/SystemVerilog и тут внезапно вылезает что кто-то FPGA приплетает и мне в обязательства ставит. Ну самим-то не смешно-ли?