Jump to content

    

Anton1990

Участник
  • Content Count

    162
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Anton1990

  • Rank
    Частый гость

Recent Profile Visitors

1465 profile views
  1. Так все верно. Это список соединений между примитивами и он одинаков для обоих версий вивады. И файл констрейнов один и тотже. Иными словами исходник проектов для обоих версий вивадо абсолютно один и тот же, а результат разводки на установках по умолчанию совершенно разный. А как взять результаты трансляции именно этого модуля из вивады2016 и всунуть в виваду2018 ?
  2. К слову сказать в проекте есть модуль который изначально был ngc файлом под виртекс4 проект был в ise. Потом перешли на ультраскале и виваду соответственно. прошлось ngs переделать в кривой vhdl (офигительного размера ~ 20 Мбайт). Так вот в вивадо16.4 все работало как надо, а вот в вивадо18.2 не работает. По впечатлениям что то не разводиться как раз в этом модуле, но его не посмотреть не переделать. Да и в любом случае vhdl файл это некий алгоритм и каким бы кривым он не был работать должен одинаково при компиляции в любой версии среды разработки. А в данном конкретном случае даже число задействованных bufg в разы отличается (4 шт. в vivado16.4 и 17 шт. в вивадо 18.2). Так что я склонен списывать на глюки вивадо.
  3. Сделал проект в Vivado 2018.2 Проект совершенно не работает. Тот же самый проект развел в Vivado 2016.4 и он заработал. Вопрос: в чем дело? Это глюк новой вивады или что то не то с настройками?
  4. ссылку на тему с FEC скинте плиз. Стоимость IP ядра демодулятора DVB-S2X в исходниках почти 200 килоевро. Разве мало?
  5. Ну не знаю, не знаю. Не стал бы я утверждать что там ничего сложного нет. Иначе IP не стоило бы безумных денег.
  6. Заодно и демодулятор в АСМ.
  7. Есть первый пункт с документацией.
  8. Номиналы питания в порядке. Правда о последовательности их подачи как то никогда не заморачивались. Стоят стабилизаторы и всё.
  9. Но и не так уж и просто. На плате осциллографом практически ничего не пощупаешь. Кривизну чипа не исключаю, тем более лично у меня были прецеденты, правда с virtex6.
  10. Похоже ничего другого как поиграться не остается.
  11. напрямую к Xilinx не вариант. Я же не себе домой ее заказываю. Проводится конкурс и т.д., ну и последствия....
  12. Есть пин еа который приходит clk. Банальный счетчик тикает на этой clk. Если clk отсутствует то счетчик стоит на месте. Но на внешнем выводе микросхемы частота присутсвует. Сигнал есть на обоих пинах (lvds). Терминирование подключено в xdc. Среднюю точку не проверял, т.к. это собственно выход DCO АЦП, питание обеих микросхем равно 1.8В Корпус большой 1760 (точно не помню). Кристалл обошелся примерно в 0.5 млн, а до этого другие люди покупали такую же микруху с индексом -1 примерно за 1.8млн. Вот и вызывает вопрос почему у нас более скоростная микруха стоит на столько дешевле. О поставщике не спращивайте, но у него глаза раскосые. Проект примитивный поэтому с ним ОК, да и к тому же он иногда работает. Ваши рецепты конечно правильные, но при такой микрухе демо плата от производителя будет стоить ужас, и нет ее. В самом начале темы я еще жаловался что размер .bin файла отличается на 36 байт от размера указанного в документации. Есть этому объяснение? Дела происходят под vivado 2018.2
  13. Куплена по принципу где дешевле. Наскока я знаю цена была в несколько раз ниже ожидаемой (при том что кристалл с скоростным индексом -3). В проекте все ок. Тактовая частота приходит в проект в котором на ней считается счетчик, который я наблюдаю. Счетчик бежит значит частота есть, не бежит - значит частоты нет (но она всегда есть на пине если смотреть осциллографом). Такие дела происходят на любой частоте вплоть до 10 МГц. Плата собственного производства, но она же все-таки работает, хоть иногда. Если проект загрузился и частота присутствует, то она уже не пропадает, до следующей перезагрузки. Кстати забыл сказать что эта частота стандарта lvds приходит с внешнего разветвителя или с самого АЦП, питание разветвителя и плис 1.8В.
  14. Всем привет. Есть плата с Kintex Uultrascale XCKU115, загружается от другой плис по параллельному интерфейсу в slave режиме. После загрузки проекта выставляется DONE. но иногда получается так что на некоторые выводы не приходит сигнал. Т.е. на самом пине сигнал есть (сигнал с АЦП), а внутри проекта его нет. Данная ситуация происходит спонтанно и закономерности ее появления не видно. Пайка нормальная. Если сигнал все-таки внутри плис виден, то он уже не пропадает. Есть ли какие либо соображения? И еще: файл проекта генерируемый vivado 2018.2 почему то на 36(могу ошибаться, точно не помню) бит короче чем размер указанный в даташите. Что это? глюки вивадо? Может в xdc нужно что то прописать, а то у меня там только распиновка, стандарты и временные констрейны? Заранее спасибо за ответы.
  15. DVB-S2

    А если режим АСМ? Видимо не внятно объясняю свою проблему.