Перейти к содержанию

    

Anton1990

Участник
  • Публикаций

    155
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Anton1990

  • Звание
    Частый гость

Посетители профиля

1 383 просмотра профиля
  1. Номиналы питания в порядке. Правда о последовательности их подачи как то никогда не заморачивались. Стоят стабилизаторы и всё.
  2. Но и не так уж и просто. На плате осциллографом практически ничего не пощупаешь. Кривизну чипа не исключаю, тем более лично у меня были прецеденты, правда с virtex6.
  3. Похоже ничего другого как поиграться не остается.
  4. напрямую к Xilinx не вариант. Я же не себе домой ее заказываю. Проводится конкурс и т.д., ну и последствия....
  5. Есть пин еа который приходит clk. Банальный счетчик тикает на этой clk. Если clk отсутствует то счетчик стоит на месте. Но на внешнем выводе микросхемы частота присутсвует. Сигнал есть на обоих пинах (lvds). Терминирование подключено в xdc. Среднюю точку не проверял, т.к. это собственно выход DCO АЦП, питание обеих микросхем равно 1.8В Корпус большой 1760 (точно не помню). Кристалл обошелся примерно в 0.5 млн, а до этого другие люди покупали такую же микруху с индексом -1 примерно за 1.8млн. Вот и вызывает вопрос почему у нас более скоростная микруха стоит на столько дешевле. О поставщике не спращивайте, но у него глаза раскосые. Проект примитивный поэтому с ним ОК, да и к тому же он иногда работает. Ваши рецепты конечно правильные, но при такой микрухе демо плата от производителя будет стоить ужас, и нет ее. В самом начале темы я еще жаловался что размер .bin файла отличается на 36 байт от размера указанного в документации. Есть этому объяснение? Дела происходят под vivado 2018.2
  6. Куплена по принципу где дешевле. Наскока я знаю цена была в несколько раз ниже ожидаемой (при том что кристалл с скоростным индексом -3). В проекте все ок. Тактовая частота приходит в проект в котором на ней считается счетчик, который я наблюдаю. Счетчик бежит значит частота есть, не бежит - значит частоты нет (но она всегда есть на пине если смотреть осциллографом). Такие дела происходят на любой частоте вплоть до 10 МГц. Плата собственного производства, но она же все-таки работает, хоть иногда. Если проект загрузился и частота присутствует, то она уже не пропадает, до следующей перезагрузки. Кстати забыл сказать что эта частота стандарта lvds приходит с внешнего разветвителя или с самого АЦП, питание разветвителя и плис 1.8В.
  7. Всем привет. Есть плата с Kintex Uultrascale XCKU115, загружается от другой плис по параллельному интерфейсу в slave режиме. После загрузки проекта выставляется DONE. но иногда получается так что на некоторые выводы не приходит сигнал. Т.е. на самом пине сигнал есть (сигнал с АЦП), а внутри проекта его нет. Данная ситуация происходит спонтанно и закономерности ее появления не видно. Пайка нормальная. Если сигнал все-таки внутри плис виден, то он уже не пропадает. Есть ли какие либо соображения? И еще: файл проекта генерируемый vivado 2018.2 почему то на 36(могу ошибаться, точно не помню) бит короче чем размер указанный в даташите. Что это? глюки вивадо? Может в xdc нужно что то прописать, а то у меня там только распиновка, стандарты и временные констрейны? Заранее спасибо за ответы.
  8. DVB-S2

    А если режим АСМ? Видимо не внятно объясняю свою проблему.
  9. DVB-S2

    Остройка по частоте компенсируется узлом точной подстройки частоты, но в зависимости от шумов имею некоторое дрожание частоты на выходе данного узла. С этим негативныи эффектом справляется апроксимация фазы, но на длинном кадре (при работе только по заголовкам) область работы апроксимации немного меньше полосы "дрожания" частоты на выходе модуля точной подстройки частоты. Хотелось бы расширить область срабатывания апроксимации. Для этого мне необходимо определить набег фазы от пакета к пакету более чем на 180 градусов. как сделать это непонятно. В статьях есть некий алгоритм "unwrapping algorithm", но его сути я не понял.
  10. DVB-S2

    Всем добрый день. Для апроксимации фазы вычисляется фаза на текущем пакете и на следующем. Фаза вычисляется в диапазоне -pi...+pi. Но при длине пакета в 64800 и виде модуляции ФМ4 без пилотов такой диапазон вычисления фазы соответствует очень малой отстройке по несущей частоте. Точная подстройка несущей такую точнойсть не обеспечивает. Хотелось бы расширить диапазон работы апроксимации фазы для чего набег фазы необходимо детектировать более чем на pi. А как определить что набег фазы от пакета к пакету был более чем pi? Надеюсь объяснил внятно. Тек кто делал приемник DVB-S2 должны понять. Заранее спасибо за ответы.
  11. Спасибо. Разжовано достаточно подробно. В понедельник попробую.
  12. По пункту "а". А что этот атрибут даст? По пункту "b". Такой способ рассматривал, но так и не понял как это имя узнать. Что ни указываю все не находит. По пункту "с". Не понял. По пункту "d". Пытался сделать так, но видимо постоянно где-то ошибаюсь. Указанный вами код, я так понимаю, задает клоковую группу на clk0, который прицеплен в пину clk_out0 ip корки. Мне нужно задать аналогично группу на clk1. И далее задать желаемый констрейн false_path между этими группами. Я все правильно понимаю?
  13. Всем привет. Дело происходит в Vivado2018.2 Есть файл верхнего уровня Top.vhdl signal clk0, clk1 : std_logic; -- используются внутри проекта В нем прописан ip clk_wiz: clk_wiz port map (clk_out0 => clk0, clk_out1 => clk1, ....) В файле ограничений хочу задать констрейны на сигналы clk0, clk1 false_path с clk0 на clk1. Как записать правильно имена этих сигналов в файле xdc. При указании имен clk0 и clk1 говорит что такие сигналы не найдены. Заранее спасибо за ответы.
  14. Всем еще раз привет. С проблемой разобрался. Все дело было в IP-ila (логический анализатор). Закоментировал ila и проект развелся и заработал. Перекомпилировал ila, добавив сигналов и увеличив глубину. Собрал проект и все работает. Вот такие вот ядра у вивады :-) Тему можно закрывать. Всем спасибо.
  15. Сигнал cbPLFRAME это внутренний сигнал модуля, 16 бит счетчик. Ему вообще нет смысла подключаться через bufg.