Jump to content

    

Anton1990

Участник
  • Content Count

    177
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Anton1990

  • Rank
    Частый гость

Recent Profile Visitors

1929 profile views
  1. Всем привет. Сделал проект двумерного турбокода на плис. У меня схема примерно такова: Принятый блок записываю по строкам в блочную память. Для исправления по строкам читаю каждую строку, корректирую, записываю в последующую память. Для исправления по строкам считываю каждую строку, формирую первый столбец, корректирую, записываю в память, снова считываю все строки, формирую второй столбец, корректирую, записываю, и так по всем столбцам. Повторяю все по количеству итераций. Схема полностью рабочая и отлаженная. Но возникла потребность в трехмерных кодах. И тут оказалось что весь предыдущий код практически не применим именно из-за необходимости иначе считывать строки, столбцы и глубину. Вопрос: а как собственно правильно (целесообразно, разумно) строить проект турбо декодера, что бы была повторяемость для разных вариантов и размерностей? По ощущениям напрашивается система на Zynq. А вы делаете как? Заранее спасибо за ответы.
  2. Всем добрый день. Вероятно многие меня пошлют изучать документацию и возможно будут правы. Но... Есть проект на плис kintex ultrascale в котором реализованы: контроллер PCIe + демодулятор + декодер. Модули PCIe и демодулятора неизменны, а вот модуль декодера требуется менять. Вопрос можно но ли как-то решить вопрос с частичной перезагрузкой плис. Типа плата определилась в компьютере, демодулятор работает, а требуемый декодер я сам перезагружаю по мере необходимости. Я так понимаю этот вопрос должен решаться частичной реконфигурацией. Но что это такое и как это реализовать использовать не пойму. Если кто решал подобные задачи разъясните пожалуйста. Заранее спасибо за ответы.
  3. Всем добрый день. Есть проект на vhdl по vivado 2016.4 работающий на частоте clk = 150 Мгц. Clk берется с clk-визарда соответственно констрейн прописан.. В проекте генерируется сигнал "ce" на котором работает большая часть проекта. CE "прореживает" частоту в 2000 раз. Вопрос: как грамотно описать для такой схемы констрейн? Насколько я понимаю виваде незачем пыжится развести всю схему на частоту clk=150 МГц. И можно ли такой констрейн прописать прямо в тексте vhdl модуля? Заранее большое спасибо за ответы.
  4. Всем привет. Дошли руки до реализации LDPC в железе, но сразу же возникли трудности. Как хранить матрицу восстановления в ПЛИС при условии, что она довольно большая (7056 х 1008)? В ней около 30000 едениц, остальное нули (разумеется). Если всю хранить, то это 7056 * 1008 = 7112448 регистров. Как то криво, на мой взгляд. Если хранить только адреса едениц, то ресурсов значительно меньше требуется, но много проверок выходит. Кто сталкивался с подобным подскажите каким путем идти. Заранее спасибо за ответы.
  5. Это точно не DVB-S2 Здесь я полностью согласен. Пока есть программная реализация и то не моя. И да есть демодулированный поток. И все. Больше инфы никакой.
  6. А можно тыкнуть носом в стандарты или хотя бы направление где искать? Точных данных о сигнале расказывать не буду (надеюсь причины понятны), но приведу такой пример. Сигнал порезан на слоты каждый из которых обрабатывается отдельно. Длина слота 2000 бит. Формат принятого слота 1500 бит информации и 500 проверочных бит. Но достоверно известно, что на выходе декодера должно быть 1600 бит информации. Путем анализа установлено, что он формируется из 1200 бит принятой информации, потом вставка из 20 бит информации (т.е. эти 20 бит не принимались и они отсутствуют во входном потоке), потом 40 бит принятой информации, потом 80 бит информации, которой нет во входном потоке, и потом оставшиеся биты принятой информации. Соответственно не понятно откуда взялись два блока информации по 20 и 80 бит, которых нет в входном потоке.
  7. При последующей обработке сигнала Сигнал реальный, система не известна, ну по крайней мере не у кого спросить. В сигнале выброшены быты двумя блоками. Первый блок N - выброшены, потом кусочек сигнала, потом снова K-бит выброшены.
  8. При таком объеме неизвестных (ошибочных бит) код как то не очень справляется. Сигнал реальный, модели никакой нет. Тут хотелось бы понять саму идею. Зачем это делается и какой подход к декодированию нужно применять? Здесь Вы, наверное, наиболее близки к истине. Но вопрос в том является ли это типовым случаем? И если "да", то какой подход применяется для декодирования таких сигналов?
  9. Есть сигнал закодированный кодеком LDPC. Но такое впечатление, что часть информации (примерно 1%) на передатчике после кодирования просто выброшена. Соответственно на приемной стороне сначала необходимо восстановить выброшеную инфу и уж потом декодировать LDPC. Кто нибудь с таким сталкивался? Заранее спасибо за ответы.
  10. Всем добрый день. Есть ФНЧ с коэфф. K, i 0...63. Т.е. фильтр с 64 отводами, коэфф. известны. Как по известным коэффициентам посчитать задержку оказываемую фильтром на фазу сигнала. Частота дискретизации f=100 МГц. Заранее спасибо за ответы.
  11. Первый процесс вырождается в data_ready <= not DATA_PIN1; А второй процесс вырождается в data_ready <= not data_ready; В итоге имеем: data_ready <= not (not DATA_PIN1); По мне, так какой то бред... Прошу прощения.
  12. Пока не проверил на работе, но вроде не мой случай. В вивадо через системный монитор по jtag температура считывается правильно, а значит все подключения правильны, а вот самостоятельно прочитать температуру по ethernet не получается.
  13. Всем здрасте. Собственно пытаюсь с помощью системного монитора прочитать температуру кристалла. Сконфигурировал IP. Через интерфейс drp из нулевого регистра читаю данные. Но там постоянно висит ноль. Но ведь по jtag в Vivado температура читается правильно. Что я возможно делаю не так? Может у кого есть простой пример чтения только температуры. Кристалл Kintex Ultrascale. Заранее спасибо за ответы.
  14. И что можно предпринять? К сожалению большого опыта анализа нетлиста нет.
  15. Всем привет. После добавления ILA в проект на этапе генерации битового файла вылетает с ошибкой. [DRC 23-20] Rule violation (RTSTAT-2) Partially routed net - 1 net(s) are partially routed. The problem bus(es) and/or net(s) are DVBS2Demod_SVN_inst/DVBS2Demod_inst/Deskr_svn_new_inst/DhC_inst/BufQ_reg[13]_BUFG. [Vivado 12-1345] Error(s) found during DRC. Bitgen not run. Если ILA убрать, то проект компилируется успешно. В чем проблема с ILA так и не смог разобраться. Замечу, что ILA стоит не в модулях, отмеченых в ошибке. При установленной ILA на эмплементации выскакивают критические варнинги, которых без ILA не бывает. [Route 35-54] Net: DVBS2Demod_SVN_inst/DVBS2Demod_inst/Deskr_svn_new_inst/DhC_inst/BufQ_reg[13]_BUFG is not completely routed. [Route 35-54] Net: DVBS2Demod_SVN_inst/DVBS2Demod_inst/Deskr_svn_new_inst/DhC_inst/BufQ_reg[13]_BUFG is not completely routed. [Route 35-8] Design has 3 unrouted pins, that are still reachable. [Route 35-1] Design is not completely routed. There is 1 net that is not completely routed. [Timing 38-282] The design failed to meet the timing requirements. Please see the timing summary report for details on the timing violations. Может кто сталкивался с таким? Какие предположения? Заранее спасибо за ответ. Все дела происходят в Vivado 2016.4