Есть проект с MAX10 10M50SAE144I7G.
Добавил в проект модули PLL и ADC с уже существующего проекта с таким же FPGA.
component pll is
port
(
inclk0 : in std_logic := '0';
c0 : out std_logic;
c1 : out std_logic;
c2 : out std_logic;
c3 : out std_logic
);
end component;
component adc_qsys is
port
(
adc_1_command_valid : in std_logic := '0'; -- adc_1_command.valid
adc_1_command_channel : in std_logic_vector(4 downto 0) := (others => '0'); -- .channel
adc_1_command_startofpacket : in std_logic := '0'; -- .startofpacket
adc_1_command_endofpacket : in std_logic := '0'; -- .endofpacket
adc_1_command_ready : out std_logic; -- .ready
adc_1_response_valid : out std_logic; -- adc_1_response.valid
adc_1_response_channel : out std_logic_vector(4 downto 0); -- .channel
adc_1_response_data : out std_logic_vector(11 downto 0); -- .data
adc_1_response_startofpacket : out std_logic; -- .startofpacket
adc_1_response_endofpacket : out std_logic; -- .endofpacket
clk_clk : in std_logic := '0'; -- clk.clk
reset_reset_n : in std_logic := '0' -- reset.reset_n
);
end component;
-----------------------------------------------------------------------------------------------------------------
U_SYS_PLL : pll
port map
(
inclk0 => OBE_CLK,
c0 => s_pll_clk_120M,
c1 => s_pll_clk_100M,
c2 => s_pll_clk_30M,
c3 => s_pll_clk_10M
);
U_SYS_ADC : adc_qsys
port map
(
clk_clk => s_pll_clk_10M,
reset_reset_n => '1',
adc_1_command_valid => adc1_com_valid,
adc_1_command_channel => adc1_com_channel,
adc_1_command_startofpacket => adc1_com_startofpacket,
adc_1_command_endofpacket => adc1_com_endofpacket,
adc_1_command_ready => adc1_com_ready,
adc_1_response_valid => adc1_resp_valid,
adc_1_response_channel => adc1_resp_channel,
adc_1_response_data => adc1_resp_data,
adc_1_response_startofpacket => adc1_resp_startofpacket,
adc_1_response_endofpacket => adc1_resp_endofpacket
);
Всё скомпилировалось без проблем.
Я добавил процесс сканирования всех каналов каждые 100 мс.
И тут фитер генерирует ошибку
Он почему то генерирует два PLL а на самом деле есть один.
Начал убирать куски кода в процессе и нашел что если убрать всего одну строчку Adc1State <= ST_START_CONV; то всё компилируется.
when ST_SELECT_CHAN =>
adc1_ena <= '0';
chan := chan + 1;
if (chan > 8) then
Adc1State <= ST_WAIT_FOR_TRIG;
else
case chan is
when 1 => adc_chan := "00001";
when 2 => adc_chan := "00010";
when 3 => adc_chan := "00011";
when 4 => adc_chan := "00100";
when 5 => adc_chan := "00101";
when 6 => adc_chan := "00110";
when 7 => adc_chan := "00111";
when 8 => adc_chan := "01000";
when others =>
end case;
--Adc1State <= ST_START_CONV; --без этой строчки компилируеися
end if;
Это как вообще?
