Jump to content

    

BSACPLD

Свой
  • Content Count

    498
  • Joined

  • Last visited

Community Reputation

0 Обычный

About BSACPLD

  • Rank
    Местный
  • Birthday 06/16/1986

Контакты

  • Сайт
    http://www.mcu-cpld.narod.ru
  • ICQ
    0

Информация

  • Город
    Москва

Recent Profile Visitors

3835 profile views
  1. В том то и прикол, что ставлю одномерный массив в SV модуле - передается корректно, двумерный - реверс. Может ли порядок присвоения бит зависеть от каких-либо настроек ModelSim/языковых конструкций в VHDL? Там большой и сложный блок который писали еще до меня, так что я пока слабо представляю, что там наворочено. P.S. Хотя конечно может это и глюк ModelSim. Я уже замечал, что 10.5d некорректно моделировал одну ошибку. Т.е. ошибка была, а ModelSim показывал, что все хорошо. Причем и QuestaSim 10.6c тоже. А вот 10.7c и 2019.2 уже нормально отрабатывали. P.P.S. Еще один интересный прикол. Если порту модуля присвоить константу не совпадающую по разрядности, то ModelSim выдает ошибку, а QuestaSim всего лишь предупреждение.
  2. SV включается в VHDL. В SV файле обычная APB шина. // APB slave input PCLK, input PRESETn, input [APB_ADDR_WIDTH-1:0] PADDR, input PSELx, input PENABLE, input PWRITE, input [APB_DATA_WIDTH/8-1:0][7:0] PWDATA, output reg PREADY, output reg [APB_DATA_WIDTH/8-1:0][7:0] PRDATA, output PSLVERR, Со стороны VHDL. PRESETn : in std_logic; PADDR : in std_logic_vector(APB_ADDR_WIDTH - 1 downto 0); PWRITE : in std_logic; PREADY : out std_logic; PWDATA : in std_logic_vector(APB_DATA_WIDTH - 1 downto 0); PRDATA : out std_logic_vector(APB_DATA_WIDTH - 1 downto 0); PSEL : in std_logic; PENABLE : in std_logic; PSLVERR : out std_logic; Т.е. просто проброс на уровень выше. В SV модуле. Так вот если в SV написать так: // APB slave input PCLK, input PRESETn, input [APB_ADDR_WIDTH-1:0] PADDR, input PSELx, input PENABLE, input PWRITE, input [APB_DATA_WIDTH-1:0] PWDATA, output PREADY, output [APB_DATA_WIDTH-1:0] PRDATA, output PSLVERR, То все работает правильно. Если как в начале поста, то байт/бит реверс.
  3. Коллеги, нужна ваша помощь. Никак не пойму где грабли. Проблема следующая: Подключаю SV модуль с многомерными портами в VHDL. При моделировании в ModelSim вижу, что в SV модуль данные заходят, но в перевернутом виде. Младший бит вместо старшего. Байты также идут в обратном порядке. При этом если заменить многомерный порт на одномерный, данные передаются корректно. И вторая проблема. Если объявить выходной многомерный порт как output reg, вместо обычного output, то ModelSim выдает ошибку.
  4. Установка VX2.5 на Linux

    В общем как я ни пробовал, OpenGL в Virtualbox 6.0.12 у меня не заработал. Но если отключить поддержку OpenGL в PCB редакторе, то все отрисовывается корректно, но без полупрозрачности и с тормозами.
  5. Установка VX2.5 на Linux

    Bash. А вот с русским шрифтами это серьёзное ограничение. Похоже придется работать в виртуалке :(
  6. Коллеги, нужна Ваша помощь. В связи с апгрейдом железа, Win7 на моем компе уже не работает, а на Win10 переходить не особо хочется. Уж больно меня напрягает её телеметрия и навязчивые обновления. Хочу попробовать переползти на Linux. Ставлю VX2.5 на Linux Mint 19.2. Вылезат ошибка на post install script. Лог во вложении. P.S. Понятно, что можно поставить виндовую версию на виртуалку, но ведь есть версия под Linux. PC7700K_28205mip_history.txt
  7. MG Expedition ликбез ...

    Я от пина дорожку пытался провести. Уже решил проблему. Туплю под вечер Забыл зазоры прописать
  8. MG Expedition ликбез ...

    Народ, нужна Ваша помощь. Есть футпринт импортированный из allegro. При попытке провести дорожку, дорожка идет не в том слое. Подскажите, пожалуйста, как поправить.
  9. Импорт EDIF из DxD

    Не помните, случайно, какие именно строчки нужно править? UPD. Уже разобрался :) Спасибо.
  10. Импорт EDIF из DxD

    Коллеги, подскажите, пожалуйста, как настроить масштабирование размеров элементов при импорте EDIF. Я попробовал импортировать схему из DxDesigner в OrCAD через EDIF, но итоговые размеры символов отличаются от оригинальных в несколько раз. Шрифт вообще стал 30 размера... Можно ли как-то изменить масштаб?
  11. Есть вариант Arrow USB-Blaster на чипе FT2232, но там тоже есть определенные танцы с бубном вокруг дров.
  12. Программно и со стороны USB он ничем не отличается от оригинала. Там тоже FTDI. Если оригинал работает на Win 10, то этот тоже будет. Насчет девайса, это не будет работать как оригинал, т.к. в оригинале FTDI используется как USB<->FIFO, а весь протокол обмена реализуется на отдельном чипе. С оригинальными дровами это работать не будет.
  13. Да не мучайтесь Вы с этими китайскими поделиями. Возьмите нормальный аналог от Terasic или соберите сами. Во вложении схема, плата, прошивка и чертежи корпуса моего варианта USB-Blaster. Поддерживает режимы PS и JTAG. Питание платы может быть от 2.5В до 5В. USBBL_1_02.rar
  14. Было желание добавить к нему GDB, но руки так и не дошли. Собственно у меня была создана своя экосистема с AVR CPU, Ethernet MAC, Ethernet Switch, DDR контроллером, своим стеком для Ethernet/RS485 с встроенным отладчиком/дампом памяти, обновлением прошивки и еще кучей разной периферии. Отладка велась через дампы памяти и запись/чтение любой ячейки памяти доступной процессору по специальному протоколу. Также был сделан универсальный клиент/тестовое ПО и набор библиотек для ПК. Этакий набор кубиков позволяющий построить нужную мне систему не тратя впустую кучу ресурсов. Причем сразу с отладкой и обновлением прошивки. Почти 10 лет они служили мне верой и правдой в моих проектах, но с переходом на новую работу все мои наработки оказались никому не нужны... Вот я и думаю, что с ними делать. Выложить как есть не вариант. На половину блоков нужно написать документацию, без этого они будут ничем не лучше любой файлопомойки с исходниками. Просто забросить тоже жалко. А поддерживать все это дело теперь времени нет...