Jump to content

    

BSACPLD

Свой
  • Content Count

    530
  • Joined

  • Last visited

Community Reputation

0 Обычный

2 Followers

About BSACPLD

  • Rank
    Знающий
  • Birthday 06/16/1986

Контакты

  • Сайт
    http://www.mcu-cpld.narod.ru
  • ICQ
    0

Информация

  • Город
    Москва

Recent Profile Visitors

4318 profile views
  1. Я сейчас так и сделал, просто хочется красивое решение :)
  2. Всем привет. Тема не нова, но все же... Недавно наткнулся на небольшие грабли с mixed width ram из Verilog/SV. Есть шаблон из Quartus использующий трехмерный массив. Корректно синтезируется в Quartus и Synplify, но в Vivado получается куча логики. Причем это давняя проблема: https://www.xilinx.com/support/answers/53507.html Xilinx предлагает свой шаблон в UG901, но нигде кроме Vivado данный код нормально не синтезируется. Понятно, что можно сделать через generate под разные платформы или вообще использовать макросы/мегафункции через generate, но может быть существует красивое решение?
  3. Все аналоговые пины нужны исключительно для PLL. Как раз ерунду пишете Вы, раз пытаетесь найти тот "единственный" пин среди одинаковых по назначению пинов.
  4. Видел, что GOWIN сделали GW1NRF с Bluetooth. Предполагается ли под них какая-нибудь отладочная плата и планирует ли GOWIN выпускать FPGA с другими типами радиоинтерфейсов?
  5. Всем привет. Подскажите, пожалуйста, как сделать побайтное выравнивание структуры в IAR для RISC-V. Пробовал через #pragma pack(push, 1) и #pragma pack(pop), но IAR ругается: Warning[Pe161]: unrecognized #pragma.
  6. Проблема решена. Была ошибка с запайкой резисторов на strap пинах.
  7. Мне кажется, что проблема не в конфигурации, т.к. на выходах RX_D2 и RX_D3 присутствует напряжение 1,1В, а это чисто цифровые выходы. Там должен быть либо лог. 0, либо лог. 1, но никак не половина напряжения питания.
  8. Коллеги, помогите, пожалуйста, найти проблему. Есть одна старая плата с DP83867IR которая нормально работает. Есть две новых платы на которых DP83867IR ведет себя весьма странным образом. При приеме пакета, LED2 зажигается, но RX_DV не выставляется в 1. На RX_D2 и RX_D3 присутствует напряжение примерно 1.1В. На RX_D0 и RX_D1 лог. 0. Схема включения на всех платах одинаковая (во всяком случае на первый взгляд, т.к. делал их другой разработчик). Дело не в монтаже, т.к. плата проверялась с отпаянной микросхемой PHY и никаких КЗ на 1.1В обнаружено не было. Дело не в ПЛИС, т.к. была сделана тестовая прошивка, у которой выведены только светодиоды и сброс, остальные пины сделаны входами с подтяжкой. Питание, RBIAS и тактовый сигнал проверил - все в норме. В чем еще может быть проблема?
  9. IAR + PicoRV32 выравнивание кода

    Прочитал, но так и не понял, как прописать выравнивание для startup кода :( Для RAM понятно. Там выравнивание задается при объявлении области памяти через define. А как это сделать для startup? Мы же его не через define задаем.
  10. IAR + PicoRV32 выравнивание кода

    Команды 2 или 4 байта в зависимости от типа команды. Можно пример *.icf для линкера? Мне нужно чтобы линкер выравнивал весь код. И startup и остальную программу.
  11. IAR + PicoRV32 выравнивание кода

    Это только к данным. Линкер ругается: Error[Li005]: no definition for "ALIGHNROM 2" [referenced from <internal module>]
  12. Коллеги, нужна ваша помощь. Пишу код под PicoRV32 и столкнулся со следующей проблемой. Если компилировать проект под ядро RV32IM, то все работает. Если включить RV32IMC (compressed instruction set), то при выполнении программа падает из-за того, что процессору требуется код выравненный по 4 байтам, а IAR выравнивает по 2 байтам. Можно ли настроить IAR так чтобы он выравнивал все инструкции по 4 байтам?
  13. Не помогло :( Пробовал и в CMakeList.txt и в CMake configuration.