umarsohod

Там, конечно, не все сердечник, я думаю килограмма 4, плюс первый транс. Итого 10вт активных потерь, от которых никуда не дется. Усилок нужно помощнее. Почему нельзя поднять частоту? хотя-бы для эксперимента.

Сколько второй транс весит? Потери в железе до 2х вт/кг Попробуйте повысить частоту

Для того, чтобы видеть, стартовал проект или нет.

Исходники - https://marsohod.org/413-mbftdi-sources Там есть програмка для разбери, можно попробовать адаптировать.

На CONF_DONE и NSTATUS и nCONFIG подтяжки обязательно. Удивительно , что у вас вообще стартует. Эти пины еще куда-то подключены?

Flip-Fp0p - браво. Господа инженеры - учите Квартус, там есть все.

Надо же было столько копьев сломать из за ерунды. DDIO в МАХ10 есть. Пример использования - https://marsohod.org/projects/proekty-dlya-platy-marsokhod3/307-max10-hdmi

Поведение "altera_onchip_flash_block" очень похоже на поведение "ALT_UFM_NONE" для MaxII, почитайте на него документацию. Но я разбирался только с тем , что мне было нужно. Младший бит "ardin" действительно похож на вход сдвигового регистра адреса, но какой длинны этот регистр неизвестно . Я задвигаю 512 нулей "впрок".И данные действительно начинаются не сначала. К модулю есть параметр "ADDR_RANGE1_OFFSET(512)", но его изменить у меня не получилось.

Я думаю, вы что-то неправильно пробуете. Почитайте внимательно ворнинги компилятора.

Вам для какой цели это нужно? Если просто все подряд прочитать, можно так - https://github.com/marsohod4you/M02mini/blob/master/forth_j1/ufmr.v

У нас пару раз была похожая проблема, но в чем причина не знаю. https://marsohod.org/forum/7-mbftdi/4783-mbftdi-i-signaltap-oshibka

Если "sof" загружается нормально, то оборудование работает. Другой проект не пробовали?

Когдато давно, соединял две CPLD сдедующим образом : передача одного бита происходила за 3 цикла, сначала "1" затем, собственно один бит данных, затем "0". На приемной стороне этот поток подавался на вход "D" триггера, а на клок этот-же поток, только задержанный на 1.5 цикла. Таким образом при тактовой в 200Мгц, скорость обмена была 66 мегабит. 10LP в "DDR" -режиме может работать на 800 Мгц, и таким способом можно получить скорость 260 мбит. Если на приемной стороне есть свободный PLL, то можно передавать 2 бита за 5 циклов и получить скорость 320 мбит.

Нет энтера после endmodule , он синим должен быть.