Перейти к содержанию

Lixlex

Участник
  • Публикаций

    40
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Lixlex

  • Звание
    Участник
  • День рождения 24.01.1990

Информация

  • Город
    Рязань
  1. Добрый день! Все верно описали. В простейшем случае используют IP-ядро. Для Xilinx это memory interface generator. Из ядра торчит пользовательский интерфейс - шина AXI 4 и физический интерфейс к памяти. Собственно через AXI 4 ядру передаются команды на чтение и запись. Для вашей платы должен быть reference design с DDR, советую посмотреть. https://www.xilinx.com/support/documentatio...kits/xtp047.pdf
  2. Оффтоп: А чем Вас не устроил способ настройки ILA через визард setup debug? Обычно я в отдельной секции кода дублирую исследуемые цепи(для уникальности к имени добавляю какой-нибудь выделяющийся префикс) и помечаю новые цепи директивой mark debug. Таким образом убиваю сразу двух зайцев: 1) Имеем доступ к выходам исследуемых регистров(как известно, если пометить регистр директивой mark debug это нам ничего не даст) 2) После отладки удаляем debug-секцию и получаем чистый код В качестве недостатка способа могу отметить необходимость написания двух строк кода на одну исследуемую цепь(если речь идет о verilog).
  3. Коллеги, досталась мне плата HTG-707 от хайтек глобал. К сожалению без документации. Писал в саппорт - благополучно отфутболили. Может у кого есть юзергайд на эту плату? Поделитесь пожалуйста.
  4. Хочу подключить sata-девайс к отладочной плате, на которой один из трансиверов выведен на sma-гнёзда. Планирую порезать саташный шлейф, распустить дифпары и соединить с sma-пигтейлом. Нужно получить стабильный линк на SATA gen.1. Был ли у кого-нибудь похожий опыт?
  5. Цитата(alexadmin @ Feb 16 2017, 13:30) Когда-то занимался запуском SATA на Kintex7 - были примерно похожие проблемы. SATA2 работал (да и SATA3), SATA1 так и не взлетел. Списал на настройки трансивера /которые можно крутить до бесконечности/, благо что сильной потребности в том режиме не было. Моя проблема оказалась в тактировании oob-части трансивера. Потребовалось завести более медленный клок на CLKRSVD[0]
  6. Не буду создавать новую тему, спрошу здесь. Имеется плата Z7 MiniITX на XC7Z100. В режиме SATA gen2. все работает нормально. Перенастраиваю GTX в режим SATA gen1 - получаю следующий эффект: Линк поднимается на некоторое время. Успеваю даже принять Device to Host Register. Через какое-то время получаю rxelecidle на пару тактов, rxcdrlock падает и соответственно следующего ALIGN от девайса больше не получаю. Как себя должен вести rxcdrlock? У меня он в "иголках" но на форумах Xilinx пишут, что это вроде как нормально... Как определить причину, почему пропадает rxcdrlock?
  7. Цитата(exigo @ Jan 19 2017, 13:24) Мне думалось, что пример должен сразу отрабатывать. В настройках выбирается внутренний аппаратный блок, генерируется constrain. Как я понимаю, там должны быть уже указаны задействованые пины, и не требуется вносить изменения? Нет, пины надо править под вашу плату.
  8. У xilinx есть корка. Под 6е семейство даже есть вариант ее украсть. Если интересно как, расскажу в личку.
  9. Неоднократно натыкался на подобные глюки Vivado. Видимо неспроста все советуют использовать сторонние инструменты симуляции.
  10. Цитата(vladec @ Dec 26 2016, 10:40) Где то попадались датчики положения - микросхема с интегрированной парой светодиод+фотодиод. Еще можно - магнитики в фигурки, а в доске дешевые датчики Холла или даже герконы. С герконами пропадает возможность идентифицировать каждый объект
  11. Цитата(count_enable @ Dec 7 2016, 20:23) А что за ПЛИС хоть? Макет на kintex 7, но есть возможность перенести всё это дело на цинк. Смотрел в сторону petalinux, но там, как я понял, тоже не всё так просто, да и с линуксом у меня нет опыта(в плане сборки ядра и написания драйверов)
  12. Цитата(aaarrr @ Dec 7 2016, 19:03) Приделать к приводу одноплатник, к FPGA подключить любым удобным интерфейсом. Какие "изыски" - такие и решения. Думал про этот вариант, в крайнем случае буду вынужден пробивать его. А как дешевле всего организовать передачу данных от одноплатника к плисине?
  13. Цитата(RobFPGA @ Dec 7 2016, 18:49) Приветствую! Для начала со стороны интерфейса к DVD и способов управления оным. А то может заказчик хочет что бы Вы прямо с лазера считывали напрямую . Удачи! Rob. Приветсвтую! Выбор интерфейса остается за мной, главное, чтобы привод был доставабельным.
  14. Добрый вечер. Есть макет, в котором FPGA производит обработку данных в ДДРке. Перед началом работы требуется инициализировать память исходными данными. И здесь пошли "изыски" заказчика. Нужно, чтобы инициализация происходила обязательно с оптического диска. Cкорость загрузки данных требуется обеспечить в районе 5-10 Мб/сек. Наличие файловой системы не обязательно. Подскажите, с какой стороны подойте к этой задаче?
  15. Не нашел более подходящего раздела, по этому спрошу здесь. В тестбенчах входы симулируемого модуля объявляются как регистры. Подскажите как сделать так, чтобы эти регистры можно было использовать в качестве аргументов к таску. С ходу попробовал изобразить такую конструкцию для выдачи последовательного кода, но не проканало: Код//наши входы: reg RXA_1; reg RXB_1; //пробую вызвать таск: write_a429(32'hdeadbeef,RXA_1, RXB_1 );            task write_a429;         input[31:0] write_data;       output  reg RXA;       output  reg  RXB;       integer i;           begin                       for (i = 31; i>= 0; i=i-1) begin            if (write_data[i])               begin                   RXA=1;                   RXB=0;                   #320;                   RXA=0;                   #320;               end             if (write_data[i]==0)               begin                   RXA=0;                   RXB=1;                   #320;                   RXB=0;                   #320;               end               end           end       endtask Надеюсь понятно описал то чего хочу добиться. Конечно я могу заменить в теле таска RXA на RXA_1 и т.д. но тогда получится не очень красиво..