Jump to content

    

slkhome

Участник
  • Content Count

    45
  • Joined

  • Last visited

Community Reputation

0 Обычный

About slkhome

  • Rank
    Участник

Recent Profile Visitors

864 profile views
  1. ИМХО. На сколько я понимаю NFS работает через TCP/IP или UDP. Так что стек это нужно поддерживать, хотябы UDP. А вот нижние уровни Эзернета можно не реализовывать. Было бы хорошо найти хотябы описания примеров. Если нет задела и опыта, то работа будет интересной )
  2. Рекомендую смело пробовать (не исключая раскуривание стандартов) и смотреть в тестах чего получается. В конечном итоге только там истина.
  3. Подставил указанну строчку в *.ini и ничего не изменилось в выводе, вообще! Подставил и в локальный и в глобальный *.ini - ничего. В чем может быть проблема?
  4. Готов поставлять эти разьемы. Интересно?
  5. Выбираем View - Simulation, замем запускаемя модель в окошке ниже - Run.
  6. А если не из командной строки, то работает?
  7. Короткие имена модулей. Короткие пути, без лишнего вложения. Можно проекты размесить в на виртуальном диске, почти в корне. Для винды использую команду: subst z: <path_to_sources>. При этом физически это все может лежать где угодно. Хранить в репозитории только исходники. Создать грамотный .gitignore.
  8. Саму ПЛИС находит вообще, hardware manager? Скиньте скрин окошка hw managera. Посмотрим чего к чему.
  9. На сколько помню, вродебы была такая проблема, что если установить Quartus, то программировать уже из под MaxPlus не получалось. Вот еще статейка, может поможет https://marsohod.org/home/index.php?option=com_content&view=article&id=90:bblpt&catid=11&Itemid=26
  10. На сколько реально найти набор отечественных компонентов для реализации Gigabit Ethernet?
  11. Попробуйте все исходные файлы добавить в проект. Возможно у Вас не получается, из-за того, что проект не находит исходники. Какие ошибки вываливаются? Опиши подробнее что происходит.
  12. Добрый день.

    Modelsim, VHDL - могу, использую повседневно.

    Обьм? Сроки? Цена?

    1. Show previous comments  10 more
    2. jenya7

      jenya7

      он там в списке. вроде дает зарегистрироватся. но пройдет транзакция или нет это я не знаю. я могу сделать тестовую транзакцию.

    3. slkhome

      slkhome

      Предлагаю тогда вы пробуйте транзакцию и скидывайте первое задание. 

      Что нужно от меня?

    4. jenya7

      jenya7

      мда. печаль. не туда посмотрел. в Sending country Израиля как раз нет. он в Destination country.

  13. Если тактовой частоты отдельно не передается: Как вариант, гнать в канале все время какую-нибудь случайную проследовательность, по которой подстраивать тактовую частоту приемника. И по ней уже принимать данные. Данные, конечно, в свою очередь должны быть упакованы в пакет с преамбулой и контрольной суммой, так как нужно определять начало информационного пакета и наличие возможных ошибок при таком типе обмена. Подробности расскажете? Какая ПЛИС? Описание интерфейса? Протокола?
  14. На сколько понял, Вашу задачу - я бы завел некоторое количество счетчиков, которые бы следили за фактичеким состоянием буфера. Что-то вроде как в FIFO. А сам массив завел сразу достаточно большим, с учетом максимально возможной загрузки.
  15. Делал такой тестовый компонент для считывания кадра из файла и дальнейшей передачей для обработки в RTL: entity video_generator_f is generic ( --default BIN file for XGA mode TEST_IMAGE_BIN_FILE : string := "./test-image/test-image-1024-768.bin"; C_FRAMES_NUMBER : natural := 8; --number of frames to generate C_TCO_delay : time := 1 ns; --Time Clock to Output --Default values (VESA XGA mode) G_CLOCK_PERIOD : time := 15.38 ns; --65 MHZ pixels clock G_H_ACTIVE : integer := 1024; -- pixels G_H_SYNCH_WIDTH : integer := 136; -- Width, pixels G_H_TOTAL_WIDTH : integer := 1344; -- pixels G_H_BACK_PORCH : integer := 160; -- pixels G_H_FRONT_PORCH : integer := 24; -- pixels G_V_ACTIVE : integer := 768; -- lines G_V_SYNCH_WIDTH : integer := 6; -- lines G_V_TOTAL_WIDTH : integer := 806; -- lines G_V_BACK_PORCH : integer := 29; -- lines G_V_FRONT_PORCH : integer := 3 -- lines ); port ( signal VCLK : out std_logic; signal R : out std_logic_vector (7 downto 0); signal G : out std_logic_vector (7 downto 0); signal B : out std_logic_vector (7 downto 0); signal VSYNC : out std_logic; signal HSYNC : out std_logic; signal DE : out std_logic ); end entity video_generator_f;