avers

SystemC может быть использован в разных целях, а именно: * Для написания поведенческих моделей TLM уровня это SystemC TLM2.0; * Для описания каких то схем или создания тестового окружения (не синтезируемый код); * Для описания схем и алгоритмов и последующего синтеза в RTL. Для первых двух пунктов будет достаточно симулятора, они все поддерживают симуляцию SystemC. Для третьего случая необходим компилятор C -> RTL такие компиляторы есть у ментора (Catapult C) и каденса (С to Silicon Compiler). А вас что именно интересует?

В таком случае просто надо создать полную базу сигналов и все дела. Пускаешь в консольном режиме с созданием базы потом разбираешь все по косточкам.

Вам случайно Верификаторы не нужны?

Я Вам честно скажу, все основные производители софта Cadence, Synopsys, Mentor не прекращали развивать SystemC, даже более того у каждого из них есть свой транслятор С языка в RTL. Это наиболее динамично развивающееся направление на данный момент! Посмотрите как изменился за последние пару лет C to Silicon Compiler, небольшие проекты на FPGA на нем можно спокойно сделать, не прибегая к Verilog'у, да он скомпилирует код не так оптимально, как могло бы быть, площадь занятая в FPGA будет больше на 10-25% больше, но сроки исполнения проекта уменьшатся в разы!

C to HDL это конечно замечательная идея, но плохо реализуемая. Вот SystemC to HDL эта трансляция более жизнеспособна, но опять же код на C приходится писать определенным способом, что за частую очень не выгодно. Подобные трансляции могут быть выгодны когда у вас проект на плис и очень-очень сжатые сроки, в этом случае данный прием оправдан.

Присоединюсь, названий не видно и нет личных сообщений! Никаких!

+1, самый оптимальный вариант особенно когда проект большой и требует много аппаратных ресурсов.

И то и другое.

Голосую за редмайн! У нас на нем висит несколько проектов. Всем довольны, прикрутили к нему кучу всяких плагинчиков теперь из него не вылезаем :)) все в одном месте и главное интуитивно понятно.

По личному опыту могу сказать что разницы в скорости моделирования между Modelsim и NcSim нет, при дефолтных настройках симуляторов. Имею богатый опыт симуляции и тестирования mixed language (SystemC + Verilog).

Всем привет! Мы тоже озаботились паралельным запуском кучи моделсимов, и надо вам сказать все работает при минимальном количестве скриптов и доп софта! если интересно, то могу по подробнее рассказать о реализации распараллеливания.