Jump to content

    

Yuri_v

Участник
  • Content Count

    15
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Yuri_v

  • Rank
    Участник

Recent Profile Visitors

402 profile views
  1. Вакансия закрыта. Спасибо всем, кто откликнулся!
  2. Точный расчет налогов тут: https://app.skatteverket.se/rakna-skatt-client-skut-skatteutrakning/lon-efter-skattetabell/fyll-i-dina-uppgifter подставляете ваш год рождения, коммуну работодателя (Стокгольм) и сумму в месяц. Условия жизни мне сложно описать, они ведь у всех разные. Страна недешевая, но в целом в Швеции достаточно высокая покупательная способность, особенно если у вас контракт от 500К / год. Качество товаров/услуг в принципе не ниже чем в Германии, Дании, Финляндии. Примерно тоже самое. Особенно радуют ставки по ипотеке 1-1.5% в год. Вот это реальный показатель жизни. В остальном даже не знаю, что описать. Походите по эмигрантским форумам, коих великое множество сейчас, там люди в деталях об этом пишут.
  3. В догонку к Ищем программиста ПЛИС на постоянную работу в Швецию. - официальное трудоустройство - полный соцпакет, согласно шведского законодательства - интересные R&D проекты в сфере радиоэлектроники: 5G, SDR, SDN, AIML - профессиональная команда с многолетним опытом в R&D проектах (Ericsson, ABB, Saab) - командировки по ЕС и Скандинавии - рабочий язык - английский - з/п по результатам собеседования и тарифам профильного профсоюза (от 500,000 SEK / год) Детали в личку или на почту из анонса выше
  4. L1 path development

  5. У нас расценок еще нет, если вы не заметили. Написано "от $2000", а там в зависимости от компетенции и опыта, который у всех разный
  6. Все возможно. Присылайте резюме, будем общаться.
  7. Иностранная R&D компания ищет инженера-программиста для проектной работы по реализации алгоритмов помехоустойчивого кодирования и МАС уровня на SDR, с возможностью полной занятости в дальнейшем. Требования к сотруднику: - высшее техническое образование - опыт работы с ПЛИС не менее 5 лет - опыт работы с FPGA Xilinx семейств Kintex-7, Artix-7 (или подобных), среда разработки Vivado - глубокие знания VHDL (Verilog), С, С++. - понимание концепции SDR, структуры современных цифровых систем связи (модуляция, кодирование источника, перемежение, множественный доступ) - понимание теории кодирования информации (Reed-Solomon, Viterbi, BCH, LDPC) - знание Matlab / Simulink приветствуется - опыт создания проектов с поддержкой IP ядер, желательно для SDR - навыки работы с измерительным лабораторным оборудованием: осциллограф, логический анализатор, анализатор спектра - опыт отладки разработанных программ для FPGA на высокоскоростных отладочных платах zedboard / picozed - опыт разработки ТЗ, документации на разрабатываемое ПО - умение работать с системой контроля версий git - умение самостоятельно решать задачи, автономность, пунктуальность - знание английского языка на уровне достаточном для чтения техдокументации - приветствуются радиолюбители, эмбеддеры - наличие успешных проектов обязательно - опыт работы с трансиверами AD936x, zedboard, USRP и подобных приветствуется Основные обязанности: - Реализация алгоритмов помехоустойчивого кодирования и перемежения для ПЛИС семейства Zynq-7000 - Разработка кастомных IP ядер (МАС уровень) для SDR - Разработка блоков в Matlab / Simulink - Отладка разработанных программ для FPGA на высокоскоростных отладочных платах (zedboard / picozed / pluto) - Составление детального ТЗ на основании ТУ заказчика Условия работы: - Свободный график, с регулярными отчетами (daily calls, milestones, project reports) - Достойная проектно-ориентированная зарплата (от $2000 / проект) - Предоставление отладочных комплектов для разработки - Возможны командировки заграницу для демонстрации/сдачи работ (Западная Европа) Резюме высылайте на почту v08iurvo@du.se Детали проектов также по почте
  8. Цитата(Огурцов @ Sep 12 2017, 14:00) вы уж объясните, нужно сделать очень большой проект за $2000, или ? Если Вас интересует, присылайте резюме на почту. Будут детали. Все писать тут - нет смысла...
  9. Цитата(Огурцов @ Sep 12 2017, 08:35) означает ли это, что нужно делать минимум пару проектов в месяц ? тяжёлые камни какбэ предполагают некий иной режим работы Проект очень большой, работы хватит. Режим работы обусловлен разбросанностью команды по миру... Цитата(warrior-2001 @ Sep 12 2017, 08:03) Эх, жаль что Xilinx. А к маршруту проектирования есть требования/предпочтения. Сразу из Matlab код переводить в Vivado? В чем рисуете схемы? Логика вся пишется на матлабе, потом алгоритмы конвертируются в HDL с помощью Vivado. Но строго говоря это не догма, можно и сразу в Vivado проектировать, если опыт позволяет. Target platform - XILINX.
  10. Иностранная R&D компания ищет инженера-программиста для проектной работы по созданию IP ядер ПЛИС, с возможностью полной занятости в дальнейшем. Требования к сотруднику: - высшее техническое образование - опыт работы с ПЛИС не менее 5 лет - опыт работы с FPGA Xilinx семейств Kintex-7, Artix-7 (или подобных). - глубокие знания VHDL (Verilog), С, С++. - понимание концепции SDR, структуры современных цифровых систем связи (модуляция, кодирование источника, перемежение) - знание Matlab / Simulink - опыт создания проектов с поддержкой IP ядер, желательно для SDR - навыки работы с измерительным лабораторным оборудованием: осциллограф, логический анализатор - опыт отладки разработанных программ для FPGA на высокоскоростных отладочных платах zedboard / picozed / + AD936x - опыт разработки ТЗ, документации на разрабатываемое ПО - умение работать с системой контроля версий git - знание современных трендов в разработке радиоэлектроники (SDR, SDN и тд) - умение самостоятельно решать задачи, автономность, пунктуальность - знание английского языка на уровне достаточном для чтения техдокументации - приветствуются радиолюбители, эмбеддеры - наличие успешных проектов обязательно - опыт работы с трансиверами AD936x, zedboard, USRP и подобных приветствуется Основные обязанности: - Разработка кастомных IP ядер для SDR на базе AD936x - Разработка высокоскоростных проектов на HDL (VHDL преимущество) под FPGA Xilinx Zynq-7000 с применением IP ядер - Разработка блоков в Matlab / Simulink - Отладка разработанных программ для FPGA на высокоскоростных отладочных платах (zedboard / picozed) и AD936x - Составление детального ТЗ на основании ТУ заказчика Условия работы: - Свободный график, с регулярными отчетами (daily calls, milestones, project reports) - Достойная проектно-ориентированная зарплата (от $2000 / проект) - Предоставление отладочных комплектов для разработки - Возможны командировки заграницу для демонстрации/сдачи работ (Западная Европа) Резюме высылайте на почту v08iurvo@du.se Детали проектов также по почте
  11. Доброго времени суток! Требуется переразвести готовую плату в Altium Designer под другой форм-фактор, соблюдая целостность сигналов. Плата с BGA элементами и высокоскоростным интерфейсом DDR3L. Проект разовый, оплата сдельная. Предложения и детали проекта по почте zhah_1@mail.ru
  12. Уважаемые форумчане, спасибо за ваши отклики! Честно говоря, не ожидали такого количества предложений. Образовалась нешуточная конкуренция, поэтому мы временно приостанавливаем прием. Как только вакансия снова станет актуальной, мы обязательно оповестим. Спасибо за понимание!
  13. Иностранная R&D компания ищет инженера-радиоэлектронщика для проектной работы, с возможностью полной занятости в дальнейшем. Требования к сотруднику: - высшее техническое образование - опыт работы не менее 5 лет - знание современной радиоэлектронной элементной базы - опыт проектирования СВЧ и радиоаппаратуры, антенн - умение работать с системой контроля версий git - свободное владение САПР Altium designer, Microwave office, HFSS, MATLAB/Simulink или подобными пакетами автоматического проектирования печатных плат, радио и СВЧ систем - знание современных трендов в разработке радиоэлектроники (SDR, SDN и тд) - умение самостоятельно решать задачи, автономность, пунктуальность - знание английского языка на уровне достаточном для чтения техдокументации - приветствуются радиолюбители, эмбеддеры - наличие успешных проектов обязательно Основные обязанности: - Разработка и моделирование приемо-передающих трактов, усилителей в диапазонах от 100 МГц до 10 ГГц - Проектирование печатных плат, антенн согласно ТЗ - Составление детального ТЗ на основании ТУ заказчика - Разработка схемотехнических решений для удаленного мониторинга окружающей среды, автоматизации производства, IoT и тд Условия работы: - Свободный график, с регулярными отчетами (daily calls, milestones, project reports) - Достойная проектно-ориентированная зарплата (от $2000 / проект) - Возможны командировки заграницу для демонстрации/сдачи работ (Западная Европа) Резюме высылайте на почту v08iurvo@du.se Детали проектов также по почте
  14. Проблема с ADF7242

    Цитата(Tanichev @ Jun 22 2011, 10:16) Не проверял тему.. Удалось добиться скорости 1,6 Мбит/с. Установлен режим циклической передачи пакета. Да, пробовал с регистрами играться, сейчас уже не помню, но там какое-то значение минимальное есть, переконфиг этих регистров сильно положение не исправили. Конфигурацию я сдирал с файлов конфигурации для отладочной платы. Вот его содержание: Код193E03  "Configure packet format: FSK streaming w/i sync" 1B0E4E  "data_rate_high=0x4E; datarate 2000kbps" 1B0F20  "data_rate_low= 0x20" 1B0432  "tx_dig_freq_dev=50; 500 kHz deviation frequency" 1B0506  "discriminator_bw=6: 541kHz" 1B0603  "tx_dig_iir_sel=1; tx_gauss_filt_en=1; preemphasis on; Gauss on" 1B3528  "synth_lock_time=40" 1B2C01  "test_observe_gpio_control=1; enable SPORT mode" 1B8905  "dec_fs1=1; dec_fs2=1; digital filter decimation rate" 1B8BAA  "postdemodulator_bw=170 (2MHz*0.8=1.6MHz)" 1B9B1D  "rccal_bandwidth_sel=13; rxfectrl_lna_config=1 (LNA 2 automatic)" 1BB480  "agc_adc_sat_thres_offs=0" 1BB637  "agc_rssi_thres_upr=55" 1BB72A  "agc_rssi_target=42" 1BB81D  "agc_rssi_thres_lwr=29" 1BB234  "agc_gclna_thres=10; agc_gclna_hyst=1" 1BBA24  "agc_ndec_postfilt_lna_exp=4 agc_ndec_postfilt_pga_exp=4" 1BBC7B  "agc_egain_exp=3" 1BBF00  "ocl_en_gclna_ocl_hibw_state = 0" 1BCBFF  "Clear int srce low" 1BCCFF  "Clear int srce high" 1BC700  "Clear mask irq1" 1BC800  "Clear mask irq1" 1BC900  "Clear mask irq2" 1BCA00  "Set mask irq2" 1BCBFF  "Clear int srce low" 1BCCFF  "Clear int srce high" 1BC407  "ocl_fsk_lock_timeout = 7" 1BD21A  "ocl_pid_integ_gain_0=26 " 1BD319   "ocl_pid_integ_gain_1=25 " 1BD41E  "ocl_pid_integ_gain_2=30; slow 1" 1BD51E  "ocl_pid_integ_gain_3=30; fast 1" 1BD61E  "ocl_pid_integ_gain_4=30; slow 2" 1BD700  "ocl_pid_integ_gain_5=30" 1BE0F0  "ocl_use_sosi=0; ocldac_config_low=15" Ясно. В принципе должно работать с 192 мкс задержкой на передачу пакета. А вы не пробовали передавать 255 байт за раз? Т.е. когда указатель приемного и передающего буфера указывают на адресс 0х00. Кстати, вы какую антенну используете на плате или вы работали с eval kit? Если своя плата, то что за процессор? Вообще, в принципе, было бы неплохо обсудить с вами более детально эти моменты, если вы не возражаете. Можно было бы даже посотрудничать, т.к. я смотрю у вас есть некоторый опыт в работе с данной микросхемой... Моя почта есть в посте выше.
  15. Проблема с ADF7242

    Цитата(Tanichev @ Apr 6 2011, 22:48) Краткое описание проблемы: По заявлению в даташите, этот девайс способен передавать данные на скорости 2 Мбит/с, однако, в действительности, в пакетном режиме передачи получилось всего 800 Кбит/с... Даташит: http://www.analog.com/static/imported-file...ets/ADF7242.pdf Временная диаграмма работы передатчика (зелёный) и приёмника (жёлтый): [attachment=55210:packet_time.JPG] На диаграмме также показаны два сигнала прерывания (красный): IRQ - завершение передачи пакета IRQ1 - завершение приёма пакета Видно, что передача пакета, включая переключение микросхемы в режим передачи занимает значительную долю времени. Пробовал изменять параметр длины преамбулы и SWD - значительных изменений получено не было. Предположительно, много времени занимает перевод радио контроллера в режим передачи, но в таком случае, микросхему невозможно использовать на скорости 2 Мбит/с в пакетном режиме.. Вопрос: Кто-нибудь сталкивался с подобной проблемой (интересует именно пакетный режим), возможно ли как-нибудь сократить время передачи? Управление микросхемой осуществляется по SPI на максимально высокой скорости Размер передаваемого пакета: 127 байт (максимально возможный), хотя, если смотреть даташит, то изменив адреса буферов приёма и передачи, размер пакета может быть увеличен до 254 байт. Попытка сделать это была не успешна. Передатчик установил прерывание, что пакет передан, а приёмник пакет не распознал. Здравствуйте, приведите плз полный список параметров, которые вы зашиваете в контроллер. Там есть регистры задержки на передачу\прием. Можно на почту: zhah_1@ukr.net Юрий