Nick_K

Не буду утверждать бескомпромисно и безусловно, но кажется что в PS есть свой ILA или его аналог. По крайней мере при разработке несколько лет назад мне удавалось не поднимая дополнительной логики, запустить анализатор из ядра Цинка.

А что это за значения? Это просто из опыта или где-то опысаны такие значения? Мы разрабатываем чипы для Автомотив и тут есть чёткие требования (99.5% + для stuck at и не менее 86% для delay) которые для среднеарифметического получаются ~93%. Хотя брать среднеарифметическое неправильно, но то такое. Просто интересно это просто покрытие или есть какие-то требования или что? Это Вы как-то перегнули. Насколько я знаю все тесты желательно впихнуть в диапазон 1-2 секунда максимум. Для того-же миксед-сигнал весь диджитал вполне возможно тестировать за десятки микросекунд (зависит сильно от кол-ва сканцепей). Львиную долю в котором будет отъедать не тестирование функциональности, а павер тесты напряжения и т.п. (IDDQ (около 30 тестов) отнимает обычно столько же времени как 2.5к+ функциональных+временных тестов). Данные приведены для небольшого проекта, порадка 4.5к флопов, но по факту увеличивая количчество сканцепей можно запросто увеличивать производительность функциональных и временных тестов пропорционально. Чего, повторюсь, увы нельзя сказать про павер тесты.

Это я и писал, но опять же то было относительно моего тула. Мне было интерестно узнать как ведёт себя такая технология у Хилых.

А что насчёт повторяемости? Если выбрать точно такие же настройки/параметры на другой машине будут результаты те же (идентичность бинарника)?

Это и есть преславутый ИИ в действии?

А вы читали дитеилз по этой ML технологии. Я просто не интересовался для Xilinx но такая же тема поднялась и на наших тулах. И на сколько я понял там прирост происходит не совсем при единичном ране, а при мультизапусках. Когда меняя некие настройки и тюня проект, нейронка тренируется и сама начинает "помогать". Фишка в том, что это для проектов под 500к+ элементов и у меня просто таких нет, чтобы проверить И было интерестно какие есть нюансы для Хилых в этой области.

Там вроде подвезли мегаумные нейросети для плейсмента. Некоторые неведующие даже решили, что у нас отбирают работу. Мне вот интерестно насколько получится прирост, в каких объёмах и самое главное - как будет вести себя пересборка (для элементарного ECO к примеру).

Да всё уже, угомонитесь. Написал ведь, что пропустил понятие кейс'а. Мне привиделось дефолтное состояние (присвоение при инициализации). Ну перепутал по жаре, с кем не бывает...

Вот автор сам написал: Дефолтный кейс или инициализация по-моему одно и то же? Нет? Вот автор сам написал: Дефолтный кейс или инициализация по-моему одно и то же? UPD Да не одно и то же. Что-то я заработался немного вчера

Ну это нужно знать и при некоторой возможной корявости нужно проверить и исправить. Если человек начинающий, то лучше воспользоваться уже готовыми IP

Хех) А при чём тут инициализация? Вы хоть сами читали что выделили? "specify value under all conditions" - здесь нет ни слова про инициализацию значений сигналов/регистров. Возможно мы с вами говорим о разных инициализациях?

А всё. Тогда вопрос не актуален - я просто не так понял.

Какой проц? Где-то на плате рядом с ПЛИС или CPU рабочего компьютера? И да, извините что не так назвал, у меня загрузка битстрима в FPGA - это прошивка (тут есть нотка юмора, если что )

Да я точно пишу RTL. И да действительно в асиках поведение некоторых вещей может существенно отличаться от FPGA-шных. А наличие инициализации городит схему, которая будет принудительно сбрасывать секвенциальные элементы в заданное значение (чего по сути не нужно делать так как есть глобальный ресет и/или определённая логика работы). Ну либо выругается на чём свет стоит.

А я и не шутил. Просто таких методов незнаю совсем (не сильно интересовался видно). Но шить ПЛИС без программатора - это интересный способ. Я знаю только с программатором. Или тут подразумевается наличие какого-то внешнего девайса маст-хэв? Я просто почему-то решил, что способ основан на перепайке проводов и втыкивании в обычный USB и вперёд...

Отнюдь) Для проектирования ASIC-ов нет дефолтных кейсов совсем (ну не бывает такого) и Летчи делаются неколько по-другому

А есть где-то step-by-step гайд. Я бы заимел для личного пользования такую технику

Это очевидно для Вас. Увы синтезатор не настолько понимающий и во многих местах сильно тупит, посему приходится разжовывать многое.

То что у Вас 20 MHz - это не самостоятельная частота (приходящая извне или магически получаемая из космоса), а значит не мождет быть обьявлена как "create_clock". В таком случае создаётся генерированная частота, которая во многом зависит от "материнской" частоты (как джиттер, слю рейт и т.д.) посему Вам нужно описывать её как "create_generated_clock" - где указать с какой частоты генерируется и какие коэфф. деления/умножения. Другой момент - не желательно делать это вручную, так как генерированная частота будет проходить по обычным net'ам, в которых нет необходимых клоковых буфферов. Для создания/генерации частот лучше пользоваться макро или проприетарным IP, которое позволяет как умножать/делить, так и сдвигать фазы и т.д. Плюс это будет происходить в специальном модуле (типа PLL но немного сложнее) и пропагироваться по клоковым цепям. Для Xilinx есть специальный IP генератор, увы для Альтер я не пользовал сильно такой.

Да как обычно - США

Потому что Вы: а) уменьшаете допустимое время сетап от rising_edge флопов до falling_edge (для этих путей требования по времянке х2) б) то же самое для FF от falling_edge до следующих rising_edge в) проект становится сложным в понимании г) в этом нет острой необходимости д) скважность клока может быть не 50% (по техническим причинам PLL) тогда у Вас пункт а) и б) будут гулять + джиттер е) это не красиво тем более что г) ж) тут можно подставить ещё с 10-ток пунктов... Если хочется быстродействия - поднимите частоту и не занимайтесь ерундой.

У меня есть инфа как один производитель купил IP для полностью своей ПЛИС и занялся разработкой. Конечно это немного тянется, но от первого упоминания (внутренние источники) до 1-2 ревизии прошло без малого 2 года. Теперь по сути у них своя FPGA с возможностью синтезить в Симплифай и рутить в какой-то совей софтине вместе с полностью кастомным ASIC-ом. Минусы - все "LUT-ы", интерконнекты и прочее остались блекбоксами и ни на лейауте ни на более высоких уровнях нельзя увидить транзисторную логику -> дебаг и характеризация становится адски невыносимой. Зо то своя линия может появится. По понятным причинам я не могу назвать названия до официального обявления продукта на рынке.

Разработать то запросто. У нас команда с 4х человек разработала ядро RISC-V за 2 года и скоро будет вторая ревизия металлов. Ясно что на более "промышленных" 120-180 нм и с использованием готовых открытых решений, но всё же. С учётом поделиться со всеми и дать на карман кому надо, то может 28 млрд и хватит. А вот где они будут производить? В статье про это не было ни слова. Заказывать з бугром? Как-то сильно дорого (хотя с вышеизложенным может и нормально). Разрабатывать "на дому"? Смешно и явно денег не хватит. З.Ы. Бизнеспланы с упомянутой статьи конечно повеселили)

Не совсем. Я говорил, что для работы схемы понадобится скорее всего какой-то набор регистров снаружи, чтобы поддерживать чёткое состояние, а не городить всё на чистой комбинаторике. И да и нет. Опять же, если жля обвязки взять регистры - то сама схема внутри может быть любая. Но если Вы пытаетесь сохранять значения и потом их использовать (как в автоматах Мура) то без элементов памяти не обойтись (флопы или регистры)

Что такое "Мультиплексор со справедливым обслуживанием"? Я знаю только обычный мультиплексор. И у Вас тут сплошная комбинаторика. Никакой клоковой нет, всё работает асинхронно и полюбому не обконстрейнено. Конечно появляется дикая гонка сигналов и на выходе получается сплошная каша. Вы бы хоть обвязку в виде регистров сделали, я не знаю... Новичёк - оно и видно, но хоть где-то читали про Flip-flop, структуру проекта, тайминг констрейны и вообще как делаются проекты на ПЛИС?