Jump to content

    

cdg

Свой
  • Content Count

    310
  • Joined

  • Last visited

Community Reputation

0 Обычный

About cdg

  • Rank
    Местный
  • Birthday 01/26/1974

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

1980 profile views
  1. set_instance_assignment -name IO_STANDART "HSSI DIFFERENTIAL IO" -to PCIE_RX set_instance_assignment -name IO_STANDART "HSSI DIFFERENTIAL IO" -to PCIE_TX set_instance_assignment -name IO_STANDART LVDS -to PCIE_CLK set_instance_assignment -name XCVR_REFCLK_PIN_TERMINATION AC_COUPLING -to PCIE_CLK такие констрейны в референсном дизайне присутствуют
  2. Не дает он смотреть эти сигналы сигналтапом - проект не компилируется, а те, что выходят через его блоки наружу стоят в 0 по причине отсутствия core_clkout_hip. Уточню - я имел ввиду сигналы передатчика, приемник скорее всего играет определенную роль, но в ПЛИС сигнал попадает, а дальше посмотреть невозможно. Есть еще идея сделать тестовый проект с HSS трансивером, возможно это лучший путь.
  3. По констрейнам - склонен полагать, что они не нужны, все что нужно QSYS делает сам, резисторы по входам терминирующие вчера прозвонил, все есть как положено 100 Ом, т.е. по крайней мере приемники подключены правильно, автомат инверсии сигнала не используется о чем предупреждает ERRATA. Время загрузки FPGA совершенно неважно сейчас, я ее вообще сейчас гружу через JTAG, рестарт отладочной машины с SSD занимает минимальное время. Трансиверы также не при чем, до них просто дело не доходит, в отсутствии сигналов (обрыве) PCIE корка должна перебирать состояние LTSSMSTATE 0-1-01... с интервалом 12мс я уже писал об этом, а машина состояний стоит потому, что нет CORECLK с выхода корки, захват самой PLL при этом есть - сигнал устанавливается. Цепи тактовой и сброса работают прекрасно и заведены непосредственно с разъема PCIE, делил входной клок, выводил на ножку, измерял частоту, все в пределах допусков, об этом говорит и сигнал захвата внутренней PLL корки pll_locked_fpll, устанавливающийся в 1 после снятия сброса. Питания в норме, включение выключение производится с помощью секвенсора, все четко по даташиту. Склоняюсь к тому, что FPGA неисправна, но перепаять к сожалению не получится - плата не выдержит, такое качество. Написал здесь только в надежде на то, что у кого-то есть опыт работы с внутренними сигналами корки PCIE Altera для Cyclone 10 GX, ну или был опыт подобного поведения FPGA.
  4. Плата своя - не китовая, Reset активен низким уровнем, как и должен быть по даташиту, да и по RTL он должен быть активен низким, тактовая и сброс есть 100% простой счетчик работает от них, все простые варианты я уже перепроверил, прежде чем задавать вопросы. Нужны хотя бы идеи...
  5. Все дело в том, что LTSSMSTATE мертво стоит в 0 никуда не переключается (у вас в документе есть переключения) и отсутствует тактовая которая должна питать автоматы PCIE Core, возможно PLL нерабочая, альтера не дает пояснений(я не нашел) как работают механизмы внутри Core, и как смотреть проблемы такого рода, уже который день брожу по RTL Viewer и Signal Tap, но яснее не стало. Емкости по RX на плате отсутствуют, только по TX, в ките так-же, да и всегда так делали. Констрейнов отдельных подключающих терминирование в референсном проекте я не нашел, у меня их так-же нет. Вопрос как должна вести себя PCIE Core в отсутствие сигнала на входе - обрыв, по идее машина состояний должна переключаться 0-1-0-1 с интервалом 12мс. Кита и/или платы с рабочим Cyclone 10 GX к сожалению нет.
  6. От разъема клок берется, PLL его съедает, подключал другой PLL который IO - захват есть, тактовая на выходе тоже. Машина состояния по идее должна подниматься до анализа состояния приемных линий или я не прав? Состояния приемников посмотрю.
  7. Вопрос в том, что не запускается автомат обучения LTSSMSTATE всегда в 0, не формируется core_clkout_hip , тактовая PCIe и сброс попадают куда надо, сигнал внутренней pll_locked ядра формируется, питания в норме, подаются и снимаются последовательно в соответствии с даташитом, проект фактически референсный дизайн, куда копать непонятно.
  8. Железо не то, соответственно и реализация... Вопрос был как раз в последней. Пока без DMA обошелся, внутренний буфер UART 128 байт, чего для 115200 оказалось вполне достаточно.
  9. Спасибо, был там, возможно в исходниках линукса удастся, что то подсмотреть по этому поводу.
  10. Собственно сабж разыскивается - пример реализации UART+DMA для Altera SOC bare metal. P/S/ Как то грустно все у Альтеры с примерами :( https://www.altera.com/support/support-reso...design_examples
  11. В формате языка Verilog 1364_2001 тоже? ;) Был вопрос с чем связаны рекомендации, ответ для стандартов языка 1995 && 2001 очевиден.
  12. рекомендация связана с опасностью генерации latch при некорректном описании сложной структуры в if, т.к. очень просто "потерять" где-то деблокирующий else.
  13. Предприятие изготовитель как и раньше за ширмой сверхсекретности прячется? Тогда даже даташиты не выкладвали, только за деньги и в бумажном виде доки давали.... Интересно кому сей цирк сейчас нужен - использовать древний перекорпусированный Асекс в жутко неудобном корпусе? Cколько же ВЗПП (ОАО "КТЦ "ЭЛЕКТРОНИКА" пардон) их закупил в 2007-м, или просто не покупал у них их никто по конским ценникам, помню в начале 2008-го за 50ку ВЗПП просили около 1000$, даже боюсь предположить сколько сейчас будет стоить.
  14. Для исчезновения асинхронщины необходимо переписать проект так, чтобы не было асинхронных путей распространения клока, т.е. сигнал с выходов логики не попадал на тактовые входы триггеров. Если дизайн разваливается при изменении скважности тактовой для частоты в 24/625 МГц, то есть большая вероятность нахождения в нем "махровой асинхронщины".