Jump to content

    

MrGalaxy

Участник
  • Content Count

    442
  • Joined

  • Last visited

Community Reputation

0 Обычный

About MrGalaxy

  • Rank
    Вечный студент

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    самоваров и пряников

Recent Profile Visitors

2181 profile views
  1. действительно, чего я влез, тем более что нет никакого желания спорить...
  2. Не важно как описать, важен конечный результат. Зачем, если всё корректно работает? Для внутренней организации ПЛИС без разницы, биты - они и в Африке биты. Это я и пытаюсь донести. Вроде, очевидные вещи, а никто не верит. В параллельной ветке я лишь спросил про возможность подобной реализации на Верилоге, а про то, что так можно делать на vhdl, я знаю. А меня пытаются убедить не верить своим глазам. signal a, b : std_logic; process(clk) begin if rising_edge(clk) then a<= not a; end if; end process; process(a) begin if rising_edge(a) then b <= not b; end if; end process;
  3. Выкладываю для тех, для кого VHDL - только язык программирования. Как ещё наглядно объяснить - не знаю... Счётчик на 16 с искусственно введённой схемой принудительного сброса по переполнению (1111=сброс в 0): То же самое, только без лишних наворотов: Результат моделирования одинаковый. Сомневающиеся, вместо рассуждений о граблях, могут спаять схему № 2 на каких-нибудь ТМ2 любой серии и посмотреть осциллографом. Счётчику всё-равно, что кто думает, он себе считает и считает по циклу.
  4. Странная у Вас логика. А Вы поймите, что в 4 разрядах не может быть числа 16, а может быть только 0 - 15. И если железо это понимает, а симулятор нет, то грош цена такому симулятору. Встречный вопрос: а Вы в курсе, что не все семейства поддерживаются TimeQuest timing analyzer ? И при чём здесь вообще временной анализ? Не валите всё в кучу. Разговор был о функционировании счётчика в принципе, а не о временных задержках.
  5. Я это требования перевёл как точность установки симметрии фронта. Очевидно ошибся. Никогда б не подумал. И да, нашёл явное требование: Не пришлось бы ЦАП ставить... Конденсатор лучше заложить в ОС операционника. Тогда надо не непосредственную связь входа с выходом, а через резистор и с инвертирующего входа резистор на землю (типовое включение). Схема точней будет работать.
  6. Конечно. Нельзя. А между блоками через порты в/в это делается автоматически. Целое, но с уточнением "range 0 to 15", т.е. 4-разрядное. Почувствуйте разницу. Всё правильно, кроме Попробую объяснить. Исходники проекта на VHDL (и вообще на чём угодно) обязаны иметь только синтезируемые конструкции, иначе проект не соберётся. Симуляция запускается после сборки проекта и языка VHDL там как такового уже нет. Есть текстовый файл, задающий входные и выходные данные. И симулируется именно железо, а не исходный код.
  7. Он не проверять такие вещи должен, а симулировать реальное железо, что успешно и делает. Представьте, что у ведра дно-клапан, который открывается когда налит последний 10-й литр. Шины у меня идут между блокам и могут передавать не все разряды, а только часть. Т.е. в одном блоке выходной порт может быть A[10..0], а в другом входной A[9..0]. А в пределах одного блока можно оперировать с частью вектора, не со всем сразу. Упс! Прочитал вместо разновидности разрядности... Тоже между блоками можно. Например, в одном блоке STD_LOFIC_VECTOR(10 downto 0), а в другом Integer range 0 to 2047. Зависит от того, что потом делать с этими данными, как их удобнее обрабатывать.
  8. Не надо например. Я дал вполне конкретный код, степень двойки минус один (как и Вы, кстати). Только в этом случае будет корректный счёт и сброс по переполнению. Коню понятно, что в иных случаях надо ставить условие сброса. О чём и речь. А это не все понимают. Квартусовскому симулятору без разницы.
  9. Там в ответах упор на Верилог не делался. Мне писали, что такой код в принципе не работоспособен.
  10. Даже если не пошлёт, счётчик без условия сброса, всё же, ИМХО стоит использовать в редких случаях.
  11. Это другое дело. Тем не менее, никаких граблей в моём коде нет, он рабочий. Библиотека самая что ни на есть дефолтная ieee.std_logic_1164.all.
  12. Я уж и забыл про тот диалог, Вы мне своим постом напомнили. :) Насилу нашёл, аж самому интересно стало. https://electronix.ru/forum/index.php?app=forums&module=forums&controller=topic&id=155020&app=forums&module=forums&id=155020
  13. +1! И в модели, и в железе работает. А меня на этом форуме тапками закидали за такой счётчик.