Jump to content

    

uzzzer

Свой
  • Content Count

    119
  • Joined

  • Last visited

Community Reputation

0 Обычный

About uzzzer

  • Rank
    Частый гость

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

1739 profile views
  1. Все. Спасибо. Разобрался сам. Короче в метке цепи HPS_DDR3_ADDR[0...14], была допущена опечатка: вместо "0..14" написал "0...14". Тупо моя не внимательность.
  2. Нет. У меня изначально слишком много повторяющихся кусков схемы. Проект изначально иерархический. Можно сделать с помощью портов по одному сигналу(тут все нормально именуется), но слишком громоздко. Просто интересен вопрос еще почему шина на топе в приоритете, а локальные сигналы не именуются в соответствии с ней? Пробовал Flat, но все тоже самое...
  3. ФГ - функциональная группа. А "по человечески" это как например?
  4. Добрый день, коллеги! У меня схема, состоит из двух ФГ. Канал DDR3(А1) и канал с ПЛИС (куда я подключаю память, А2). Локальные имена цепей, объединенных в шину, А1: DDR3_ADDR0,DDR3_ADDR1...DDR3_ADDR14 и в А2: HPS_DDR3_ADDR0,HPS_DDR3_ADDR1...HPS_DDR3_ADDR14. Соединяю ФГ шиной DDR3_ADDR[0...14] и получаю ошибку в А2 "Net HPS_DDR3_ADDR0 has only one pin". Иными словами А2 игнорирует соединение двух ФГ. Хотя порту в А2 все таки присваивается имя соединяющей А1 и А2 шины... Настройки проекта у меня такие:
  5. Вот я и имел в виду как написать скрипт. С помощью какой функции можно создать сетку в редакторе PCBLib?
  6. А как в редакторе корпусов (PCBLib) добавить новую сетку с помощью скрипта? И как с помощью скрипта поменять в библиотеке схематик путь к библиотеке PCBLib(для всех компонентов)?
  7. А ссылочки не осталось на проект по переводу контроллера VIC068A?
  8. Ну Слава Богу ! Все заработало:) После вашего совета: Прошла полная компиляция. Сгенерились две корки: \PCIe2VME\16z091-01_src\Source\x1\Hard_IP_x1.qip и \PCIe2VME\16z091-01_src\Source\x4\Hard_IP_x4.qip и бинарники PCIe2VME\Synthesis\fpga_files\16A025-00_03_15.bin с PCIe2VME\Synthesis\fpga_files\16A025-00_03_15.hex Спасибо вам большее ! Вот к стати страница с этим проектом: https://ohwr.org/project/pcie-vme-bridge/wikis/home
  9. У меня Quartus 15.1, не могу найти каталог /intelFPGA/16.0/ip/altera
  10. Ну это я уже догадался:))) Вот, что за PCIe2VME\16z091-01_src\Source\x4\Hard_IP_x4.vhd и почему, там может все быть закоментино?
  11. Если закоментить строки в gen_ip_cores.tcl: #source ../16z091-01_src/Source/x4/x4.tcl #source ../16z091-01_src/Source/x1/x1.tcl То, компиляция стартует, но потом все равно вылетает с той же ошибкой. Но qip в \PCIe2VME\Synthesis нет. Если все оставить как есть, то компиляция глохнет на:
  12. А как это сделать? Извиняюсь, может глупый вопрос... Вот еще, собственно и код на который ругается Квартус: Немного напрягает конструкция для компонента: Разве так можно определять компонент?
  13. Добрый вечер ! Помогите, пожалуйста с компиляцией проекта, компилятор ругается: Удалил из проекта все файлы, добавил заново, но ошибка повторяется. Согласно readme все должно работать. файл проекта: \PCIe2VME\Synthesis\A25_top.qpf PCIe2VME.zip
  14. Контроллер есть, нужно сделать его реверс. Покупать, опять, заказчик не хочет, начальство упирается, что, своих денег нет и что "закладки там могут быть, нужно свое делать". Проблема еще и в том, что платы залачены и на микросхемах наклейки наклеены.