Jump to content

    

vacikL

Участник
  • Content Count

    49
  • Joined

  • Last visited

Community Reputation

0 Обычный

About vacikL

  • Rank
    Участник
  • Birthday 11/27/1978

Контакты

  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

1832 profile views
  1. Вопрос, а откуда данные идут? Схему соединения и суть эксперимента. Я начинал с работы с сетевой картой. FLOOD: CRC - можно и самому посчитать.
  2. 1. Какая версия ядра 10G? 2. Не напутали в названии плис, вроде fbg до 6 Гбит. 3. В 6.0 версии ядра я работал с coreclk_out. Пакеты до 8кбайт.
  3. Не могли бы Вы подробнее описать предлагаемый механизм? Пробовал использовать 64 структуры у WSARecv… Не помогло… Во всех структурах оказываются одинаковые данные. По документации ведь WSARecv предназначен для приема только одной датаграммы. В интернете про настройки мера-буферов ничего не нашел…
  4. //на уровне WSA организуется пул "мега"-буферов каждый на 64 пакета это происходит автоматически при использовании WSA? Попробовал. Ошибки появляются в процессе загрузки ОС на VirtualBox. Видимо что-то дергает он у хостовой ОС. Это нормально? А загрузка процессора что при использовании WSA, что не WSA, итак была небольшой 1-2%. Размер буффера сокета на прием 256М. Т.е. не кратно длине 1 пакета. Ошибки изредка все же есть.
  5. Сделали RX буфер для сокета в 64МБ. Объем ошибок резко сократился. Наблюдался момент прихода пакетов не подряд. Сделали буфер задержки. Ошибки теперь наблюдаются редко, но все же они есть. Обратил внимание, что они появляются когда: - происходит деинсталляция программ в системе - работала виртуальная машина - был входящий udp-траффик ~100Мб/c на карту 1G (может просто совпадение). Есть ли способ улучшить прием?
  6. Добрый день! Попробовали сделать через сокет, потери пакетов возросли. Может вспомните какие-нибудь нюансы. Или кто что еще подскажет.
  7. Спасибо. Это работает. Решение простое.
  8. Не работает. дает ошибку на ' которая после первого 16 Вроде нашел: generate genvar i; for (i=0;i<8;i=i+1) begin:for_module_0 localparam [15:0]ddd = i*16; module_01 #( .BASE_ADDR(16'h2000+ddd) ) module_01_I( .clk(clk_G),// : in STD_LOGIC; .data(data_in_0[i]),// : in STD_LOGIC; .ce(ce_in_0[i]),// : in STD_LOGIC; .clk_cfg(clk_ISA),// : in STD_LOGIC; .addr_cfg(addr_ISA_S),// : in STD_LOGIC_VECTOR (15 downto 0); .dann_cfg(data_ISA_in),// : in STD_LOGIC_VECTOR (15 downto 0); .dann_cfg_out(),//: out STD_LOGIC_VECTOR (15 downto 0); .dann_o(data_in_0[i+1])// : out STD_LOGIC; ); end endgenerate
  9. Принимаем пакеты UDP. Если не секрет, через что принимали.
  10. Приветствую. Подскажите: 1. Есть модуль на VHDL с параметром 16 bit. entity module_01 is generic ( BASE_ADDR : STD_LOGIC_VECTOR(15 downto 0) := x"e000" ); Port ( clk : in STD_LOGIC; data : in STD_LOGIC; ce : in STD_LOGIC; clk_cfg : in STD_LOGIC; addr_cfg : in STD_LOGIC_VECTOR (15 downto 0); dann_cfg : in STD_LOGIC_VECTOR (15 downto 0); dann_cfg_out: out STD_LOGIC_VECTOR (15 downto 0); dann_o : out STD_LOGIC ); end module_01; 2. Второй файл на Verilog, через generate, создаю несколько первых модулей. generate genvar i; for (i=0;i<8;i=i+1) begin:for_module_0 module_01 #( .BASE_ADDR(16'h2000+i*16) ) module_01_I( .clk(clk_G),// : in STD_LOGIC; .data(data_in_0[i]),// : in STD_LOGIC; .ce(ce_in_0[i]),// : in STD_LOGIC; .clk_cfg(clk_ISA),// : in STD_LOGIC; .addr_cfg(addr_ISA_S),// : in STD_LOGIC_VECTOR (15 downto 0); .dann_cfg(data_ISA_in),// : in STD_LOGIC_VECTOR (15 downto 0); .dann_cfg_out(),//: out STD_LOGIC_VECTOR (15 downto 0); .dann_o(data_in_0[i+1])// : out STD_LOGIC; ); end endgenerate Vivado выдает ошибку во втором файле на строке .BASE_ADDR(16'h2000+i*16) , пишет что разрядность входа 16 бит, а данные 32 бита. Подскажите, что делать.
  11. Приветствую. Вопрос к тем кто работает с 10G. Возникла задача зарегистрировать данные на компьютере(Windows). Скорость выдачи данных до 6 Гбит. Сетевая карта Intel520. Попробовали принимать через "PSSDK", происходит потеря пакетов. Подскажите кто что может.
  12. Можно, так. После конфигурирования плис, ножки становятся IO. Ничего в виваде делать не надо.
  13. Честно говоря не проверял. Но если работает, то это хорошо. Спасибо.
  14. Всем привет. В настоящее время собираюсь покупать компьютер, производитель которого драйвера дает только для win10. Я пишу для Ultrascale в Vivado2016.1(на WIN10 ставится) и иногда возникает необходимость программировать cpld, которых в Vivado нет, поэтому пишу в ISE14.7(поддержки WIN10 нет). Как с новым компьютером, иметь возможность продолжать вменяемо работать? (Vivado2016, ISE14.7) Про виртуалки я знаю, может у кого-то есть другие варианты.
  15. В настоящий момент проблема решилась. Сделал один DelayCntrl и vivado сама размножила остальные. У меня вопрос по второй части ответа, как set_property IODELAY_GROUP GR_ADC_IODELAY [get_cells -filter { PRIMITIVE_TYPE =~ IO.iodelay.IDELAY* } -of [get_nets -segments топ/топ_топ/топает_малышка/phy_clk]] правильно и просто находить относительные пути элементов. И вообще, где можно почитать про то как работать с xdc Может ткнете в документацию, а то сам пока не нашел. И еще не понял фразы Какой клок для IDELAY? Спасибо.