Jump to content

    

CaPpuCcino

Свой
  • Content Count

    1951
  • Joined

  • Last visited

Community Reputation

0 Обычный

About CaPpuCcino

  • Rank
    тоже уже Гуру
  • Birthday 01/11/1980

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

4428 profile views
  1. попробуйте и нам расскажите, т.к. OpenCL должен скорее всего транслироваться в промежуточное представление на одном из HDL, где вопросы битового представления можно править пользователю. если они заявляли о поддержке, значит должны и средства отладки представлять, иначе это не смешно. ЗЫ: думаю, что всё-таки не стоит пользоваться самоляпными средами моделирования. подозреваю, что уровень поддержки языка достаточно низкий.
  2. ))) не, они наконец-то сподобились, правда за денежку(синтез Вивадо). не прошло и 10 лет )))
  3. о каких проблемах, заставляющих использовать V, идёт речь? кстати, официальная позиция комитета состоит в том, что V уже не существует. альтера вроде заявляла о поддержке openCL, не пробовали этим воспользоваться?
  4. надеюсь эта ссылка обрадует большее количество людей (пока работает) http://avaxho.me/ebooks/engeneering_techno...470054379R.html
  5. в верилоге доступны иерархические ссылки из любого уровня иерархии проекта (акромя синтеза) => загрузить их можно обычным присваиванием значений блок.подблок.подблок.регистр=значение;
  6. попробуйте конструкцию let, если нужно что-то большее чем определение константы
  7. условная рандомизация я бы сказал, область применения настолько широка, что ограничена только нашим воображением :) всё что вы можете хотя бы чуть-чуть отличить от белого шума можно законстрейнить в условные псевдослучайные последовательности (зы: последовательность команд машинного кода процессора на самом деле тоже имеет набор шаблонов хотя и достаточно широкий)
  8. для дизайна: сплошная параметризиция (через классы) в т.ч. функций, структур и более сложных агрегатов, перегрузка функций см.ниже. ну, а так беглый просмотр оглавления позволяет понять, что нового в стандарте. даж не знаю что выделить. м.б. виртуальные интерфейсы и интерфейсные классы (сильный сдвиг в ООП) см.ниже: перегрузка функций - моя не совсем понимать. на мой взгляд "условный" механизм перегрузки реализуется с помощью типизируемых виртуальных классов (инстанс класса не нужен, только оператор пространства class::method ). на мой взгляд это немного надёжней при написании кода, чем пользоваться автоматическим приведением под сигнатуру функции (тем более верилог не строго типизирован). по крайне мере мне сразу в голову не приходит какой-нить яркий пример существенного выигрыша от реального механизма перегрузки функции при наличие механизма перегрузки операции и сплошной темплетизации. дай, Денис, пример, плз. здесь немного другая логика. фокус в том, что стандарт не разрабатывался в катакомбах закрытого общества куклусклан и не явился на свет в одночасье (вы не ждали, а мы припёрлись). за процессом можно было следить и даже участвовать. если посмотреть на список разрабов, можно понять, что стандарт не мог быть сюрпризом для производителей САПР (это было бы вообще странно предположить). на счёт Альтеры не скажу, а ведущие САПРодиллеры уже готовились к появлению новых фич заранее. я, например, спрашивал очно у синопсиса 2,5 года назад, готовы ли они синтезировать классы для поддержания параметризируемых функций. ответ был утвердительным. так что в ведущих продуктах можно ожидать главных фич либо в ближайшем релизе, либо в сл. (осенью). это относительно синтеза. относительно моделирования, уверен, что апдейт по стандарту будет в ближайшем.
  9. Вышел новый стандарт SystemVerilog 2012 (IEEE Std. P1800-2012). Асселера сделала его свободным (наконец-то догадались). Загрузка по ссылке: http://standards.ieee.org/getieee/1800/dow...d/1800-2012.pdf
  10. 1)был. 2)к тому времени синтез с СистемЦ уже завернули, поэтому для синтеза пришлось переводить всё в Верилог. 3)зависит от задачи. проект для одного ПЛИС делать по-моему так не стоит - пишите сразу на VHDL/SV. если нужно изучить действительно _систему_ разнородную на высоком уровне, то стоит. по крайне мере я именно СистемЦ собираюсь пользовать для оценки реализуемости одной системки с разными аппаратными раелизациями. 4)не знаю таких. может в Катапульте от ментора есть приблуды для визуализации. 5)можно делать mixed-language modelling. только для моделирования всяких там микросхем памяти используется не РТЛ а поведенческое описание. о синтезе с СистемЦ давно ничего не слышал. последние сведения, что его вроде бы вернули в Катапульт (так было написано в брошюре от ментора - что там на самом деле не знаю)
  11. ну так в котором объявлен же а не к которому подключен. модпорты это спецификация того как видятся сигналы из модуля в который интерфейс воткнут. модпорт (или тип подключения интерфейса) нужен для того чтобы а) задавать разграничения (constrains) направления в венике(интерфейсе) (intent) б) создавать алиас (синоним) сигнала способствующий пониманию его функции для конкретного типа подключения (как раз добавление тех самых буковок i или o или bi) в) определять набор доступных функций интерфейса данного подключения (intent и IP hiding/incapsulation) - прямая аналогия виртуального класса, описывающего интерфейс в ООП а когда у вас веник не воткнут в модуль, а лежит поперёк модуля, то какие же тут направления (направления всегда относительно чего-то) пожалуйста
  12. ну если мне память не изменяет, то модпорт не является инстансом, а является спецификатором. по существу это аналог класса интерфейса в ООП. специфицирует он то как тот или иной модуль видит ваш интерфейс. отсюда 1) modport не является иерархической ссылкой 2) на качество данных в интерфейсе никак не влияет то из какого модпорта вы на них смотрите, а только влияет на то что вам с ними разрешено делать (такой своеобразный констрейн), 3) поэтому смысла обращаться к данным через их какое-либо представление по средствам модпортов из топа а) нет никакой необходимости б) строго говоря не правильно (т.е. Ква делает это неправомочно, а вот моделсим прав) зачем вам с практической точки зрения такая акробатика?
  13. голосую против. всегда считал, что данный раздел привносит разлад среди участников форума, который также сказывается на общение на проф. темы.
  14. проект старый. всё никак не доходят руки его до продукта довести. ZBT_SRAM_controller.rar
  15. у мну например цейтнот последние полгода. скоро разберусь уже с делами и буду вывешивать - есть достаточно разных мелких полезностей. так что никто не забыт и ничто не забыто. просто временно отложено.