Jump to content

    

mikhail.tsaryov

Участник
  • Content Count

    37
  • Joined

  • Last visited

Community Reputation

0 Обычный

About mikhail.tsaryov

  • Rank
    Участник
  • Birthday 06/10/1990

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array
  1. Нашел проблему. Посмотрел на числа, которые выдает Quartus для N, M, C, и понял, что для некоторых частот он включает каскадирование делителей С, и это никак не перенастраивается :( Пересмотрел нужные мне частоты и немного переделал выходные частоты так, что получилось настроить PLL без каскадирования. С таким раскладом все заработало.
  2. Здравствуйте. У меня задача сделать перенастройку PLL в Cycylone IV E. Есть сигнал, по которому в PLL должен загружаться один из двух наборов делителей. Я их разместил в ROM и взял схему из примера Altera на основе блока PLL_reconfig. У PLL настроены 3 выхода с делителями (при IN = 0) 1/8, 1/672 и 1/15. При IN = 1 они должны измениться на 125/1008, 125/84672 и 1/15. Если прошить ПЛИС 2 раза - сначала с одной конфигурацией, потом с другой (то есть без перенастройки), то они работают. А с перенастройкой - нет. Входная частота PLL 21.168 МГц, запускается она с первым набором делителей и частоты на выходе правильные (2,646 МГц, 31,5 кГц и 1,4116 МГц). Но стоит мне переключить сигнал IN, как первая частота становится правильной (2,625 МГц), а вот вторая и третья - нет. Получаются ровно 2,5 кГц (как будто делитель 10/84672) и ~7 МГц. При переключении IN обратно, первая и третья частоты снова меняются на правильные, а вторая становится ~3,5 кГц. Не могу понять, что я упускаю и в чем проблема. MIF файлы сформировал внутри настройщика PLL. На схеме есть самописный блок PLL_driver, который, несмотря на наличие нескольких входов и выходов, на данный момент всего лишь формирует короткий импульс PLL_reconfig при изменении IN. Остальное взято из примера "altpll_reconfig_rom" (стр 31).
  3. Понял, спасибо. Почему так решил - сигнал между выводами DPCLK через сети GCLK распространяется же.
  4. Не до конца рассказал суть вопроса. Можно ли пропустить клок через выводы DPCLK, вывести наружу ПЛИС и снаружи уже подвести к CLK входу? Это вообще адекватное решение?)
  5. Здравствуйте. Подниму старую тему, вопрос следующий: Имеется Cyclone IV E, у которого всего 2 PLL - PLL_1 и PLL_2 соответственно. Мне на каждую PLL надо подать разные тактовые сигналы. Выводы CLK, связанные с каждой из PLL, расположены на разных сторонах корпуса ПЛИС. У меня на плате возникает такая ситуация, что оба сигнала подходят с одной стороны ПЛИС. Один из них я подключу кратчайшим путем (например, к CLK1). А вот как будет лучше подвести второй тактовый сигнал ко второй PLL (на CLK4)? Дорожкой вокруг ПЛИС или можно задействовать выводы DPCLK? Как я понял, они примерно для этого и предназначены. Можно ли выход DPCLK подключить к CLK на второй стороне?
  6. Такая же ерунда. По крайней мере в схематике. На плате все довольно быстро. А вот на схеме - лагодром какой-то. Если включить в настройках - Открывать окно свойств при двойном клике, так оно открывается быстро, но секунду-полторы висит как серое неактивное, потом прогружается (легко даже успеть заскринить, см. рис). Грешил на пункт Part Choices, потому что в это время, судя по поведению этого раздела в окне, происходят попытки подключиться к серверам. Но, отключив всю сетевую активность, ничего не поменялось. Возможно оно так и пытается пробиться, но не может. Если схватить символ на схеме мышкой с зажатым Ctrl и потянуть, тоже полсекунды думает, потом отвисает. Во многих действиях нет какой-то легкости при редактировании. Как-будто мешки ворочаешь. Перепробовал разные настройки, в том числе в Advanced, ничего не помогает.
  7. А этот глюк так и не поправили? Откуда такие лаги могут возникать?
  8. При повороте меняется. Спасибо хотя бы за такой костыль :)
  9. Часто замечаю проблему с 3D просмотром: На картинке видно, что один вывод становится серым, хотя в 3D-САПР с материалами все нормально. От угла поворота детали это не зависит. Не особо мешает, но хотелось бы знать откуда проблема и возможно ли ее исправить. Причем это возникает именно с выводами деталей, которые обычно светло-серые. Создавал однажды целую серию однотипных конденсаторов, но разных размеров. У некоторых из них при вставке в Altium один вывод становился серым. Пример файла приложил: PCB1.zip
  10. Команда Design - Netlist - Create Netlist from Connected Copper создает пустой файл нетлиста и все. Страничка Design - Netlist - Configure Physical Nets почему-то тоже пуста. Похоже, Altium "не видит" ни одного примитива на плате.
  11. Есть плата, на которой трассировка сделана из отдельных линий и падов. То есть цепей нет совсем. Можно ли из этих медных участков автоматически создать цепи? Нужно с целью проверить зазоры. Правила работают только для цепей. Команда Design - Netlist - Create Netlist from Connected Copper создает пустой файл нетлиста и все.
  12. Нужно включить Tools » Cross Select Mode в PCB-редакторе.
  13. Чтобы не создавать новую тему, спрошу тут, вопрос похожий. Имеется некий модуль, выполняющий расчет. Состоит из IP-блоков - сумматор, вычитатель, перемножитель. Пишу на VHDL, блоки подключены в виде компонентов. Результат на выходной шине имеется после трех тактов сигнала синхронизации. Собственно вопрос - как правильно организовать сигнал готовности результата? На данный момент написан простой счетчик до трех, выставляющий выход ready в единицу на один такт. Сам я начинающий, решил спросить у опытных инженеров как вообще такие вещи реализуют.