SII

Главное неудобство, если не единственное, -- нельзя одним движением мыши сделать компонент на весь экран, поскольку масштабировать будет по границам этого Board Outline, а не по самому компоненту, который многократно меньше. Ну, ещё просто раздражает лишний квадрат на экране :)

Да, он безвредный, я уже убеждался. Просто непонятно, откуда оно такое вылезает и можно ли побороть, ибо некоторые неудобства доставляет при редактировании cell'ов.

Во-во, у меня, похоже, то же самое: на некоторых других сейчас посмотрел -- тоже Board Outline есть. Мистика-с...

Запустил Library Manager (для чего временно удалил sbx-файл -- я ж работаю с сервером, а значит, использую EDM Librarian) и экспортировал весь раздел Cells, остальное не стал, чтоб не раздувать файл (но если надо, могу кинуть всё -- в т.ч. просто заархивировав ЦБ, без всякого экспорта). Проблемные (из выявленных) cell'ы находятся в разделе SOT (SOT-23-5, например). Cells.edx

Надеюсь, что экспортировал правильно (из Library Cockpit'а). Проблема в обоих используемых посадочных местах (SOT-23-5 и SOT-23-5 manual). Вот на всякслучай скриншот редактора: SOT-23-5.edx

Залез чуть-чуть подправить в библиотекаре один давно созданный Cell (создавался, вероятно, ещё в 7.9.4, сейчас использую VX2.5) и с удивлением обнаружил, что у него появился огромаднейший Board Outline, с которым ничего нельзя сделать, даже скрыть. Никто не сталкивался с такой странностью?

Угу. Я ж начинал работать в 7.9.4, и, понятно, ЦБ растёт оттуда.

Большое спасибо, помогло. Полезный скрипт :) А по какой причине такое возникнуть могло, сказать проблематично?

Атрибут определёно вот так (вроде как всё нормально):

Есть у меня свой собственный атрибут Voltage, прописанный в ЦБ для конденсаторов; значения его берутся из EDM вместе с прочими характеристиками компонентов, когда те помещаются на схему. Долгое время всё было нормально, но, начиная с какого-то момента, этот атрибут перестал работать для выдачи информации в BOM, при этом Part Lister выдаёт такое предупреждение: Warning : Generated output may be incomplete : Detected non-common "Voltage" property on : $4I1292 Что ещё интереснее, те конденсаторы, которые перекочевали из старых проектов, а не были добавлены уже в новых, внешне никак не отличаются от новых, но их значение Voltage в BOM выводится. И вот ещё что заметил: если в окне свойств выбрать этот атрибут, то для старых конденсаторов будет написано примерно такое: А вот для новых, "неправильных" конденсаторов: В связи с этим вопрос: как победить это Non-Common Property, которое мешает выводить значение в BOM?

Ну, продать можно не за 100 рублей, а подороже... В принципе, можно сделать нечто тех плат, что Xilinx продаёт -- с кучей интерфейсов, памяти и т.д. и т.п., но я сильно не уверен, что разработка и производство плат окупятся. Ну а в быту столь жирные ПЛИСины вряд ли нужны. Разве что для тех, кто страдает всякой фигнёй типа изобретения своих процов (чем, например, я занимаюсь в перерывах между работой).

Отвечаю сам себе (может, кому ещё пригодится, а может, опять забуду :) ): В Library Cockpit меню Edit -> Preferences, в окошке выбираем вкладку Library-Designer Bridge, в ней параметр Default symbols handling меняем на No action.

Опять столкнулся со старой проблемой, причём не помню, была ли она решена ранее. Существует компонент, включающий несколько символов (в данном конкретном случае -- микроконтроллер с приличным числом ног, из-за чего его пришлось разделить, чтоб на схему влезал). Когда-то давным-давно, когда я только начинал экспериментировать с серверной частью (как бы не в 7.9.4 ещё), при попытке добавить такой компонент на схему (в Designer) в Library Manager'е рисовалось окошко с несколькими альтернативами -- по одной на каждый возможный символ. Сейчас (2.5) это окошко тоже открывается, однако возможности выбора там нет, и приходится менять символ уже в Designer'е, что не слишком удобно, да и вообще, с моей точки зрения, неправильно. Вопрос: можно ли как-то заставить Library Cockpit перечислять все "альтернативные" символы?

Ну, персонально я именно так и работаю (это, правда, не значит, что VHDL мне нравится -- но Верилог мне нравится, культурно говоря, ещё меньше; реально напрягает в VHDL только XX downto YY). Просто я использую для синтеза менторовский Precision, а не родные Хилинховские инструменты. Sinplify, наверное, тоже держит 2008 -- не проверял. Симуляция -- естественно, ModelSim/QuestaSim.

TRM как раз излишество: программисту, вообще говоря, не требуются технические подробности об аппаратных шинах, торчащих из этого самого ядра, возможностей его конфигурирования и т.д. и т.п. А вот архитектуру знать надо -- но это руководство по архитектуре, а не TRM на ядро. Пы.Сы. А про примеры согласен: учиться по ним -- ничего не выучить и не понять толком.