Jump to content

    

FLTI

Свой
  • Content Count

    399
  • Joined

  • Last visited

Everything posted by FLTI


  1. Кто-нибудь знает - как в TPG задать кадровую развертку не 60Гц по умолчанию, а 50ГЦ?
  2. В чём по существу разница между отдельным Test Pattern Generator и связкой Test Pattern Generator + Clocked Video Output? Вообще, какие сигналы выдаёт Test Pattern Generator сам по себе?
  3. 7-я глава 3-го тома Quartus II Handbook Version 12 - это как раз про TimeQuest. Но статьи по Вашей ссылке сейчас посмотрю, спасибо!
  4. Как правильно задать констрейнты для входного потока данных относительно его несущей/тактовой частоты? Без этого, как я понимаю, никакие тайминги при компиляции не выполнятся. 6 и 7 главы из 3-го тома Quartus II Handbook Version 12.1 на эту тему просмотрел, но так толком не понял - как это делается? Или это делается на уровне языка VHDL?
  5. Пример полезный, не видел его раньше, сейчас просмотрю его , но там всё от начала до конца в QSys. Если кто ещё что-то посоветует, то заранее благодарен.
  6. Да, именно так. Теория понятна, но хотелось бы посмотреть примеры из какого-нибудь обучающего материала.
  7. Хотелось бы именно по Квартусу что-то в стиле университетских обучалок от Альтеры - просто , доходчиво, с примерами и скриншотами.
  8. Посоветуйте толковую литературу на тему - как в Квартусе объединить в один несколько проектов , сделанных в разных средах ( исходник VHDL, проект в *.BDF, проект в *.QSYS и т.д ) с правильным выстраиванием иерархии, подцеплением нужных библиотек и т.д.
  9. Сигнал my_clk=75МГц с программируемого генератора, поступающий в ПЛИС через PIN_V11, используется как тактовый вход для двух DCFIFO. Ещё раз перепроверил, убрал эти три констрейнта, и Fitter назначил my_clk на V29: Info (176353): Automatically promoted node my_clk~input (placed in PIN V29 (CLKIO5, DIFFCLK_2p))
  10. set_location_assignment PIN_V11 -to my_clk set_instance_assignment -name IO_STANDARD LVDS -to my_clk set_location_assignment PIN_W11 -to "my_clk(n)" Не помогает... Ещё раз перепроверил, убрал эти три констрейнта, и Fitter назначил my_clk на V29: Info (176353): Automatically promoted node my_clk~input (placed in PIN V29 (CLKIO5, DIFFCLK_2p)) Но ведь на Cyclone IV GX FPGA Development Kit программируемый генератор заведён на PIN_V11. В чём же может быть дело? Почему Fitter не пускает на PIN_V11 и PIN_L11?
  11. Да, всё задано верно. В *.qsf: set_location_assignment PIN_V11 -to my_clk set_instance_assignment -name IO_STANDARD LVDS -to my_clk W11 не назначен. В *.sdc: create_clock -name "my_clk" -period 13.468ns [get_ports {my_clk}] Сигнал my_clk=75МГц с программируемого генератора, поступающий в ПЛИС через PIN_V11, используется как тактовый вход для двух DCFIFO.
  12. Подскажите пожалуйста, кто сталкивался с такой проблемой. На Cyclone IV GX FPGA Development Kit есть программируемый генератор ( см. выдеоление зелёным на рисунках ) с дифф.выходом, который подключен на выделенные пины V11(p)/W11(n) в банке 3B и на выделенные пины L11(p)/K11(n) в банке 8B. Но именно на эти пины Fitter отказывается разводить клоск my_clk=75МГц с программируемого генератора если его задать в явном виде как констрейнт в qsf-файле: set_location_assignment PIN_V11 -to my_clk Если так принудительно не задавать, то Fitter без проблем клоск my_clk=75МГц назначает на произвольный I/O pin и ошибок нет, но при этом не выполняются тайминги. Вопрос: как решить проблему, как всё-таки завести положительный сигнал клоск my_clk=75МГц с программируемого генератора на плпте Cyclone IV GX FPGA Development Kit на выделенные пины V11(p)/W11(n) в банке 3B и на выделенные пины L11(p)/K11(n) в банке 8B? Может какие дополнительные констрейнты задать?
  13. Остановимся более подробно на случае если я собираюсь заказать у этой фирмы битстрим, в котором будут использоваться только ядра производства этой фирмы. В этом случае я ведь не должен платить за лицензии на эти ядра? Какие здесь могут быть нюансы?
  14. Допустим, есть фирма, выпускающая и продающая ядра собственного производства. Допустим, я собираюсь заказать у этой фирмы битстрим, в котором будут использоваться ядра производства этой фирма, а также ядра стороннего производителя. При заказе битстрима в этой фирме должен ли я покупать у этой фирмы лицензии на те ядра их собственного производства, которые использовались при создании битсрима? Должен ли я покупать у стороннего производителя лицензии на ядра стороннего производителя , которые использовались при создании битсрима? Какова общемировая практика?
  15. Почему на оценочных платах Altera для питания Cyclone IV GX используют такие "навороченные" Linear Regulator? Во вложении пример питания для Dev Kit для Altera Cyclone IV GX . Почему бы вместо каждого из указанных там Linear Regulator не поставить простые LDO с 3-мя контактами? Ведь LDO - это же частный случай Linear Regulator?
  16. В Москве куплю б/у или возьму ненеадолго напрокат под залог Cyclone IV GX FPGA Development Kit.
  17. То есть получается, что для Cyclone IV в корпусе даже FBGA324 (1mm) менее, чем 6-ю слоями не обойтись? Вот так: 1-й сигнальный слой 1-й слой земли 1-й слой питания 2-й слой питания 2-й слой земли 2-й сигнальный слой
  18. Quartus II Mapping Issue with a PCIe x1 Interface Using the Hard IP Block The Quartus II software version 10.0 SP1 and prior releases incorrectly allowed logical channel 0 to be placed in any physical channel for the PCIe Gen1 x1 interface with the hard IP block. For correct operation with the hard IP block, logical channel 0 must be placed in physical channel 0. This issue is fixed in the Quartus II software version 10.1. Источник: es_cyciv Errata Sheet.pdf
  19. В документах от Gennum ( в отличии от Xilinx и Altera, которые приводят результаты даже для конкретных материнских плат ) нигде не указаны достижимые скорости передачи данных для GN4121/GN4124. Если Вы имели дело с GN4121/GN4124, то что можете сказать по поводу достижимых скоростей? Или же я всё же не заметил, и есть документ , где эти скорости приведены?
  20. В документах от Gennum ( в отличии от Xilinx и Altera, которые приводят результаты даже для конкретных материнских плат ) нигде не указаны достижимые скорости передачи данных для GN4121/GN4124. Если Вы имели дело с GN4121/GN4124, то что можете сказать по поводу достижимых скоростей? Или же я всё же не заметил, и есть документ , где эти скорости приведены?
  21. Стоило бы проверить. Где-то на этом форуме видел тему, что кто-то жаловался на падение скорости подобного рода контроллера, как потом выяснилось, из-за большой активности других устройств на PCIe .
  22. Поясните пожалуйста, правильно ли я Вас понял, что реализация PCI Express x4 (т.е Virtex 5 работающий как бы в режиме PCI Express x4 ) в слоте PCIE_x4_1 на вывод даст скорость 4100 Мбайт/с, а в слоте PCIE_x8_1 на вывод даст скорость 560 Мбайт/с?
  23. Да, я это и имел в виду в предыдущем посте.