Jump to content

    

FLTI

Свой
  • Content Count

    399
  • Joined

  • Last visited

Everything posted by FLTI


  1. В Cyclone IV Datasheet и Cyclone IV Design Guidelines сказано, что чтобы выполнить требования PCIe wake-up time =100мс для Cyclone IV GX22 BGA324 надо использовать именно PS. Или всё-таки есть другие варианты?
  2. Спасибо! Теперь понятно! Значит я буду использовать вот эту схему ( рис. 2 из AN656 ): То есть поставлю Cyclone IV и EPC2 в единую JTAG-цепочку и смогу программировать с помощью USB-Blaster через Quartus Programmer Tool в режиме JTAG по необходимости или ПЛИС, или EPC2. Верно? Дополнение. Оказывается EPC2 мне не подойдёт, т.к. в него не поместится конфигурационный файл ( размер *.SOF для Cyclone IV GX22 BGA324 = 7,600,040 бит). А в максимальный EPC2 помещается только 1,695,680 бит. Остаётся только Enhanced Configuration Devices EPC16? Но он дороже самой Cyclone IV GX22 BGA324, которую он должен конфигурировать :( Что ещё можно использовать, чтобы сконфигурировать Cyclone IV GX22 BGA324 конфигурационным файлом размером около 10 Мбит быстрее чем за 100 мс?
  3. AN656 вышел недавно сравнительно, в январе 2012 и странно, чтобы из старого туда что-то попало... На 6-й странице AS+JTAG, а мне надо обязательно PS+JTAG.
  4. Вроде бы описание удобства такой схемы и сами схемы есть в этом документе - AN656: Combining Multiple Configuration Schemes: http://www.altera.com/literature/an/an656.pdf То есть мне как раз и нужно, чтобы на плате была бы возможность каждый раз не программировать Configuration Device при внесении изменений в проект, а для оперативности иметь возможность загрузить конфигурационную схему напрямую в ПЛИС через JTAG. Но что за странные Configuration Devices там изображены? У EPCS ведь только есть сигналы DATA, DCLK, OE, nCS, а у этих ещё и JTAG-сигналы... Что это за дивайсы? А вообще я рассчитывал найти схему Programming Serial Configuration Devices In-System Using the JTAG Interface аналогичную этой с обычными EPCS, но не для AS, а для PS .
  5. На сайте Cypress ничего похожего не нашёл. Дайте пожалуйста ссылку.
  6. А вот интересно, с такой платой в конструктиве PCIe x 16 уже можно от +12V с материнской платы взять ток не 2.1A ( как для конструктива PCIe x 4 ), а почти вдвое больше, т.е 4.4A? BNC - таково ТЗ...
  7. Спасибо, нашёл, но они все короткие - длина шлейфа кабелей 14.5 см. Если надставить ( один в другой ), то нормально работает?
  8. В смысле, кто изготовитель и как точно называется или дайте пожалуйста ссылку - где можно купить. И есть ли такие же для PCIх16?
  9. Поскольку PCIe x 4 платы всё равно ставятся в PCIe x 16, то возникла идея сделать плату PCIe x 4 в конструктиве PCIe x 16. При этом использовать только те ламели, которые относятся к формату PCIe x 4, а все остальные вообще не использовать, т.е на их месте будет голый текстолит. Для чего? Для большей устойчивости платы в слоте чтобы не возникали перекосы платы в слоте при значительных усилиях со стороны BNC-разъёмов , выведенных на торец платы. Всё-таки у платы в конструктиве PCIe x 16 с одного краю есть специальный выступ для фиксации в слоте, а в конструктиве PCIe x 4 ничего такого нет. Есть ли неочевидные принципиальные противопоказания против такого решения?
  10. Подскажите, как задать так, чтобы TPG выдавал не статические, а движущиеся полосы?
  11. На Web Edition даже с версией "e" всё равно только в режиме OpenCores получается ( так сообщает Quartus ) , хотя генерится не лимитированный по времени sof. Warning (12189): OpenCore Simulation-Only Evaluation feature is turned on for all cores in the design Warning (12191): Some cores in this design do not support the OpenCore Plus Hardware Evaluation feature Warning (12192): "Nios II Processor (6AF7_00A2)" does not support the OpenCore Plus Hardware Evaluation feature
  12. Если Вы имеете в виду так , как во вложении, то так не работает - проверял через Signal Tap II. На обведённом красным контакте [4] висит логический 0, а не 1 как должно быть.
  13. Спасибо! Поясните пожалуйста - что подсчитывают pack_cnt при упаковке и unpack_cnt при распаковке?
  14. Спасибо за подсказку! Я делал точно также, но моя ошибка была в том, что я ещё и провод от sv_databus[7] ко входу своего компонента тянул.
  15. Подскажите пожалуйста как в Квартусе в Block Editor ( BSF Editor ) из шины данных, выходящих из BSF элемента, вытянуть отдельный провод? Как сделать это через Pin Tool | Output мне понятно, но ведь тогда этот провод попадёт на пин ПЛИС, а мне этого не надо. Мне нужно работать с этим отдельным проводом внутри схемы.
  16. Подскажите пожалуйста начинающему разбираться в VHDL как написать код, чтобы в потоке данных с несущим клоком паковать три 20-битных слова в одно 64-битное слово ( 4 младшие бита останутся пустыми ) и как наоборот из потока данных распаковывать старшие 60 бит из 64-битного слова в три 20-битных слова? Или ещё лучше подскажите литературу где есть подобного рода примеры.
  17. После беглого просмотра этих документов стало ясно, что разряды шины данных надо задавать звёздочкой, т.е все сразу: data[*]
  18. У меня похожая задача - подбираю схему питания, размещаю конденсаторы развязки, согласующие резисторы и т.д и развожу плату с Cyclone IV GX в корпусе FBGA324 (1mm). Посоветуйте какую-нибудь толковую литературу/ tutorials /статьи в тему, а также примеры разводки на 6-слойной плате.
  19. А почему задержка задаётся относительно sram_d[0], т.е младшего разряда шины данных, а не, например, старшего? Попробовал задать определённые задержки относительно младшего разряда шины данных - тайминги немного не сошлись, а относительно старшего разряда шины данных - сошлись. Чем это объяснить? Замечу, что мой вопрос касается случая Source-Synchronus Input с применением виртуальных клоков.
  20. Вообщем методом тыка выяснил, что если в TPG задавать YUV 4:2:2, то этому соответствует 2 плоскости, а не 3 несмотря на ту надпись из ug_vip.pdf, скриншот которой я привёл и которая сбивала меня с толку. Проверил по сообщениям QSys. Если в TPG задавать YUV 4:2:2 , а в подключенном после него CVO задать 3 плоскости, то QSys ругается на нестыковку ширины потока, а если в CVO задать 2 плоскости, то всё в порядке. Значит TPG в YUV 4:2:2 выдаёт в 2 плоскости. А установка 50/60 для кадровой частоты для 1920х1080 задаётся действительно в CVO установкой параметра Horizontal blanking ( такова особенность формата 1920х1080 ). Проверил осциллографом.
  21. То есть Вы сами на монитор выводили RGB 4:4:4 в 3-х плоскостях и в CVO задавали 3 плоскости, поэтому по поводу 2-х плоскостей точно сказать не можете? С другой стороны, в CVO есть выбор количекства плоскостей, значит, если в комбинации TPG+CVO в CVO задать 2 плоскости, то не смотря на то, что даже если TPG выводит всё в 3-х плоскостях, то CVO установит нужные мне для 4:2:2 2 плоскости?
  22. Да, но ведь в TPG задаётся не только тактовая частота, но и размеры видимой области кадра, параметры чересстрочности. Значит TPG выдаёт выдаёт всё-таки в какой-то степени форматированный поток? Но получается, что TPG выдаёт недоконца форматированный, а окончательное форматирование делается в CVO? Вообщем, правильно ли я понимаю, что на основе Вашего опыта работы с TPG, можно не беспокоиться о том, что в TPG нет возможности задать частоту кадровой разёртки, т.к это реально делается в CVO? И ещё меня смущает двусмысленная фраза по поводу Color planes ( см. скриншот ) в TPG. Это значит,что TPG выдаёт фиксированно 3 плоскости и на это никак нельзя повлиять даже в связке TPG+CVO? А если мне надо 4:2:2, которые обычно передаются в 2-х плоскостях, то как быть?