Перейти к содержанию

druzhin

Свой
  • Публикаций

    288
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о druzhin

  • Звание
    druzhin
  • День рождения 17.03.1974

Контакты

  • Сайт
    http://vkontakte.ru/id60532632
  • ICQ
    0

Информация

  • Город
    Москва
  1. Geling это фамилия кадровички или название фирмы?
  2. Цитата(_alex__ @ Feb 16 2017, 00:41) Нужно синтезировать мультиплексор на 32 входа. Оптимизировать колличество логических элементов входящих в него. В каком САПР это возможно сделать и какой САПР может визуализировать синтезированную схему т.е. логические элементы и связи между ними? Какая нужна скорость? Может нужен конвейерный mux, чтобы уложиться в частоту.
  3. Цитата(Fitc @ Feb 13 2017, 22:04) Если не установлен "Package control", то установить через "Tools"-> "Install package control ...". Далее нажать "Preferences" -> "Package control", ввести install Package, нажать enter, ввести SystemVerilog, нажать enter Плагин установился. Буду пробовать. Спасибо.
  4. Цитата(Fitc @ Jan 8 2017, 19:58) Недавно перешел с Notepad++ на VisualStudio code + плагин SystemVerilog. Недавно узнал про sublime и как по мне он лучше visual studio code. Также собираюсь использовать systemverilog assistance из HDL Designer, он содержит большой функционал по работе с UVM и готовые шаблоны компонентов UVM. Как на это красноглазое поделие sublime поставить какой-нибудь верилог-плагин?
  5. Synplify не хочет выкидывать неиспользуемые подмодули некого модуля, который входит в разные сборки проекта с разной функциональностью.
  6. Цитата(Bakradze @ Jun 20 2016, 21:37) Существуют ли специализированные гидрофобные покрытия стекол, препятствующие их запотеванию? Спасибо. Как то давно на производстве покрывали стекло и корпус составом от электризации. Побочный эффект - к стеклу и корпусу было не возможно ничего приклеить, ни клей, ни скотч. Всё отваливалось, ничего не прилипало.
  7. Цитата(druzhin @ Jul 18 2016, 15:52) Вот как надо на автомате ...... Вот так можно тоже, с немного не каноническим выходом автомата не по состоянию, а по входу в состояние. Автомат получился вырожденный, Symplify этот автомат привел к одному триггеру. Оба варианта занимают одинаково 10 триггреров для 8-разрядного счетчика импульсов, более простой автомат имеет более сложную дешифрацию выходов.
  8. Цитата(www... @ Jul 12 2016, 17:12) Для себя пока только не понял - VHDL или верилог? Только верилог. Он уже давно system-verilog.
  9. Цитата(iosifk @ Jul 13 2016, 11:46) На самом деле все, что происходит внутри ПЛИС и должно делаться по "укороченным импульсам". Так что никаких "лишних" затрат и не будет... Скорее всего дело в том, что Вы не умеете применять автоматы. С автоматами все дело значительно упрощается... Могу рассказать по скайпу. Вот как надо на автомате В прикрепленном архиве весь проект, тестбенч, синтез.
  10. Цитата(Andrew220 @ Jul 10 2016, 12:36) Необходимо сравнить частоты двух сигналов, один отправляется, другой принимается, принимаемый сигнал должен быть той же самой частоты. Как сравнить эти сигналы средствами языка AHDL. Что значит "той же самой частоты"? Надо сравнить частоты с некой заданной точностью? С какой точностью? Или надо определить, когерентны ли две частоты? Вот измерялка частоты. Частота CLKvar измеряется относительно CLKref. CLKgood=1, если CLK_MIN < CLKvar < CLK_MAX.
  11. Важное дополнение В файле modelsim.ini надо найти строчку КодVoptFlow = 1, и заменить ее на КодVoptFlow = 0 У меня этот блок текста выглядит так, примерно с 800й строки Код[vsim] ; vopt flow ; Set to turn on automatic optimization of a design. ; Default is on VoptFlow = 0 Если VoptFlow = 1, то Modelsim будет моделировать ваш проект в виде какого-то своего оптимизированного нет-листа, для ускорения времени. Тогда вы не сможете увидеть внутренние сигналы проекта.
  12. Полная инструкция по xilinx-библиотекам для modelsim questasim 1. В <instal_dir> modelsim ищем файл modelsim.ini, он read only, разрешаем его для записи. 2. В <instal_dir> modelsim запускаем следующий батник: Код%Xilinx%\bin\nt64\compxlib -s questasim -arch fpga -lib all -l all -dir %MODEL_TECH%\..\Xilinx\ -p %MODEL_TECH%\ -log compxlib.log -wПеременные среды у меня такие: КодXilinx = C:\Xilinx\14.7\ISE_DS\ISE MODEL_TECH = C:\MentorGraphics\questasim64_10.4a\win64Внимание, этот батник fpga only, кому надо cpld правьте ключ -arch all или -arch cpld. 3. Проверяем, что в файл modelsim.ini автоматически прописались пути к библиотекам. Где-то в начале примерно на 70й строке должно быть так: Кодsecureip = C:\MentorGraphics\questasim64_10.4a\Xilinx\/secureip unisim = C:\MentorGraphics\questasim64_10.4a\Xilinx\/unisim unimacro = C:\MentorGraphics\questasim64_10.4a\Xilinx\/unimacro unisims_ver = C:\MentorGraphics\questasim64_10.4a\Xilinx\/unisims_ver unimacro_ver = C:\MentorGraphics\questasim64_10.4a\Xilinx\/unimacro_ver simprim = C:\MentorGraphics\questasim64_10.4a\Xilinx\/simprim simprims_ver = C:\MentorGraphics\questasim64_10.4a\Xilinx\/simprims_ver xilinxcorelib = C:\MentorGraphics\questasim64_10.4a\Xilinx\/xilinxcorelib xilinxcorelib_ver = C:\MentorGraphics\questasim64_10.4a\Xilinx\/xilinxcorelib_ver ВСЁ Вот квестасим со скомпилированными библиотеками по этой инструкции Важное дополнение В файле modelsim.ini надо найти строчку КодVoptFlow = 1, и заменить ее на КодVoptFlow = 0 У меня этот блок текста выглядит так, примерно с 800й строки Код[vsim] ; vopt flow ; Set to turn on automatic optimization of a design. ; Default is on VoptFlow = 0 Если VoptFlow = 1, то Modelsim будет моделировать ваш проект в виде какого-то своего оптимизированного нет-листа, для ускорения времени. Тогда вы не сможете увидеть внутренние сигналы проекта.
  13. Странно. В подобной ситуации synplify видит что это один клок.
  14. Цитата(likeasm @ Jun 15 2016, 18:43) Оговорился пробовал не ISE, а Foundation версии 1.5 Попробуй всосать старый sch в Active-HDL.
  15. Цитата(Bad0512 @ May 22 2016, 20:07) ...Я как-то с этим поигрался, понял что в принципе всё работает, но дальше ковырять не стал, потому что поддержка P&R тулзов от Хилых сделана в Синплифае тоже не лучшим образом - какие-то мутные скрипты, множество стандартных настроек недоступно. Нифига!!! Я запускаю ксилинксовский P&R из под Симплифая. Настройки P&R я делаю через opt-файл, таким способом достопны абсолютно все ксилинксовские опции. Цитата(Bad0512 @ May 22 2016, 20:07) ... Правда приходится в обоих тулзах писать отдельные constraints, иначе всё работает немного не так как хотелось бы, но это мелкая проблема. Я ксилинксовские ucf констрейны преобразую в симплифаевские sdc констрейны утилитой ucf2sdc. В прикрепленном архиве утилита ucf2sdc, пример батника для ее использования, пример opt-файла. Цитата(Bad0512 @ May 24 2016, 12:15) ...У нас была разработана своя IP в схемном редакторе. Начиная с определённой версии софта Хилые поменяли формат файла схемного редактора и сам редактор прикрутили другой. В результате ни одна старая корка не могла быть использована в новом проекте. Решение нашли немного кривое, но рабочее : с помощью утилиты сконвертили в VHDL, далее этот VHDL уже втянули в новый проект. Недостаток такого подхода - редактировать сгенерённый транслятором VHDL очень сложно.... Правильный способ - втянуть старый проект в Active-HDL, и потом этот проект вести и поддерживать в Active-HDL. Active-HDL отлично в себя всасывает проекты любой версии софта Хилых, поддерживает даже древний Foundation, схематик всасывается практически в неизменном виде.