Jump to content
    

druzhin

Свой
  • Posts

    318
  • Joined

  • Last visited

Reputation

0 Обычный

About druzhin

  • Rank
    druzhin
    Местный
  • Birthday 03/17/1974

Старые поля

  • Vkontakte
    Array
  • G+
    Array

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

3,862 profile views
  1. Я щас сам создаю opt-файл, кладу его в папку с проектом, вручную подключаю его. Правой кнопкой мыши по "par - Xilinx P&R", P&R Options. Файл spartan6.opt прикреплен. spartan6.opt
  2. Укажите уровень зарплат! Таинство с зарплатами сразу отвращает грамотных кандидатов.
  3. Онлайновые конвертеры pdf -> docx прекрасно работают. Даже сложные документы конвертируют как надо.
  4. Дополнение к свежим версиям modelsim questasim. VoptFlow = 0 больше не надо. Всё норм работает. Перед компиляцией библиотек надо 1. В <instal_dir> modelsim ищем файл compxlib.cfg 2. В этом файле удаляем все директивы -novopt 3. Следим чтобы в 16й строке этого файла был правильно прописан тип целевого софта: mti_se или questasim 4. Исправленные файлы compxlib.cfg лежат в прикрепленном архиве compxlib.7z
  5. Код в отладке и еще не отшлифован, красота не наведена. always_comb применен, чтобы его было можно заменить на always @(posedge CLK) в процессе отладки.
  6. Я увидел неожиданный глюк в Моделсиме. Это границы, за которые не должен выходить некий реверсивный счетчик: always_comb begin lim[0] <= sum >= PRD_MAX; // верхняя грань lim[1] <= sum <= PRD_MIN; // нижняя грань end lim[1] <= sum <= PRD_MIN; - вот эта строка вызывала логическую ошибку, счетчик останавливался не там где ожидалось. Вот так правильно: always_comb begin lim[0] <= ( sum >= PRD_MAX ); // верхняя грань lim[1] <= ( sum <= PRD_MIN ); // нижняя грань end Лучше такие логические условия заключать в скобки.
  7. Не понимаю почему у вас не шьются mcs. У нас ксилинксы 6 и 7 серии прошиваются норм, bit и mcs.
  8. Я не понял в чем проблема. У всех работает IMPACT x64 уже при применении первого батника. Винды тоже Win 10 x64.
  9. В верилоге любой сигнал может быть объявлен в любом месте. Но! Использовать этот сигнал можно только после его объявления.
  10. После батника все 64-битные приложения из ISE работают как родные под 64-битной Win10. По вашей ссылке это только одна строка из моего батника, которая не решает всех проблем. Батник Xilinx for Win10 - LabTools.bat вам не нужен, он только для голой установки Programming Tolls из отдельного дистрибутива. Например такое ставят на производстве, чтобы прошивать готовые изделия.
  11. Вы не поняли. На оф сайте и на всех форумах заменяется гораздо меньше файлов чем у меня. Impact запускается 32-битный и через задницу, через запуск какой то утилиты с ограниченными настройками и функциями. -------- Мне известны эти документы: Xilinx ISE 14.7 installation instructions for Windows 10 https://www.micro-nova.com/xilinx-ise-win10/ Xilinx ISE installation problem on windows8 Release Preview https://forums.xilinx.com/t5/Installation-and-Licensing/Xilinx-ISE-installation-problem-on-windows8-Release-Preview/td-p/245650 ISE Install - Guide to Installing and Running ISE 10.1 or 14.7 on a Windows 8.1 or Windows 10 machine https://www.xilinx.com/support/answers/62380.html В них решение проблемы половинчатое. Остаются какие то глюки. Impact запускается через попу, через какую то фоновую утилиту-сервер. Весь коллектив жаловался и ругался. Вечно какие то сложности с прошивкой устройств на обьектах. Я по аналогии допилил дальше.
  12. Я использу файлы-хедеры так. Вот строчка из верилог-модуля: `include "../RTL/_head/config_format.vh" После include прописан хедер с путем относительно файла проекта Synplify *.prj. Больше этот файл *.vh нигде никак не обьявляется и в проект не вставлен.
  13. Заработало! Я счастлив. ICAP_SPARTAN6 ICAP_SPARTAN6 ( .CLK ( CLK ), // <- .CE ( icap_c ), // <- .WRITE ( icap_c ), // <- .BUSY ( ), // -> .I ( icap_i ), // <- [15:0] .O ( )/* synthesis syn_noprune=1 */);// -> [15:0]
×
×
  • Create New...