Jump to content

    

the_king_orange_summer

Участник
  • Content Count

    69
  • Joined

  • Last visited

Community Reputation

0 Обычный

About the_king_orange_summer

  • Rank
    Участник
  • Birthday 02/05/1989

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Москва
  1. поделитесь заветными битиками на 13.1.4, пожалуйста
  2. С временным ограничением решил. Спасибо Все равно ниос хардвейр не видит соединения с юзерборд где-то что-то не так делаю. Буду дальше копать что не так
  3. Цитата(RamZoom @ Nov 25 2014, 21:40) Уважаемые форумчане подскажите пожалуйста где взять лицензию для QuarusII с Nios, которая компилирует полноценный sof файл, а не time_limited.sof присоединяюсь к вопросу. делаю простой проектик на циклон4е. В Qsys использую NIOSIIProc, On-Chip Memory, Jtag UART, PIO, System ID Peripheral. Пользуюсь QuartisII 13.0. генерится time_limited.sof - и всё. может как вылечить можно? Шьюсь time_limited.sof, висит окно OpenCore Plus Status поверх окна программирования. далее, при запуске через NIOS II Hardware вылазит сообщение, что соединений не обнаружено или не залит sof.Причиной этого является time_limited?
  4. Цитата(Stewart Little @ May 28 2014, 11:18) А Вы не пробовали поискать какой-нибудь стандартный SPI I/O Expander Плюсую. С MAX7000 не связывайтесь. Старье. Не самые лучшие впечатления от работы с этой серией.
  5. Цитата(EgorTol @ Jan 28 2014, 11:02) Я тоже не понимаю, зачем они нужны, но в таймквесте остаются незаконстрейненные порты и пути, а каких констрейнить, если они асинхронные? Кодset_false_path -from ["входы"] -to [all_clocks] ???
  6. "Зависание" ПЛИС

    воооо. вроде ясно. проблема решилась после установки фильтров по входам. как я понял, по входу ловилась метастабильность в случайный момент времени, т.к. входной сигнал никак не синхронизирован с улицы. Куда уходил в этой ситуации автомат - неизвестно. 2+ последовательных триггеров эту проблему решили
  7. Цитата(ZASADA @ Jan 27 2014, 21:19) не совсем понимаю какие могут быть констрейны на чисто случайный асинхронный внешний сигнал. может сразу на входе застробировать его высокой внутренней частотой и потом спокойно использовать? вмешаюсь немного. а вот если его застробить частотой - тут разве будет корректно работать и не может получиться метастабильности на этом триггере?
  8. "Зависание" ПЛИС

    к сожалению, проблема наблюдается вновь. причем, не только с этим модулем проекта. с временным анализом непонятно ровным счетом ничего тогда мне
  9. favalli, можешь попробовать забежать на кафедру №2. может чем смогут помочь. там же лабы вводились, железо вналичии было. правда, я под это дело уже не попал. а когда заглядывал, на глаза только макс2 попадались. но мало ли. Как это ни странно, но выходит, что на кафедре автоматики плисов больше, чем на электронике)
  10. чего вы человека давите) Цитатакак вообще правильно описать подобную схему с 2-направленным буфером? правильно вы описали ЦитатаНужно ли их описывать в основном файле в файлах иерархией выше ничего больше дополнительного с этим сигналом делать не надо. выводите на пин - и все дела. правильно ли всё организовано для ОБЩЕЙ задачи (о чем начали говорить все выше) - этого-то вопроса тс не задавал)
  11. Доброго времени суток! Необходимо проводелировать проект. В проекте присутствует прием по последовательному интерфейсу, описание которого будет занимать достаточное много строк. Так и просится использовать для этих целей task. При моделировании в тестбенче пишу строки Код/*выше созданы переменные, проведена инициализация*/ //создаю задачу передачи данных по последовательному интерфейсу task UART; output reg in; reg    [14:0]    IN_DATA; integer i, j;     begin         for (j=0; j < 8; j = j + 1) begin             #1 IN_DATA [11:0] = $random;             #1 IN_DATA [14:12] = j;             #10 in = 1;             #32 in = 0;             #96 in = 1;             #64 in = 0;             for (i=0; i < 15; i = i + 1) begin                 #32 in = 1;                 #32 in = IN_DATA[14-i];                 #64 in = 0;             end             #32 in = 0;             #5500 in = 0;         end         #1500000;     end endtask //генерация сигналов always begin   Wait_Clk (10);   UART(IN[7]); end /*далее, описание соединений*/ Провожу моделирование и вижу, что сама задача UART работает (регистр in меняет свои значения в нужные моменты), а вот в регистр IN[7] эти данные не подгружаются. В чем проблема? что я пишу не так? Заранее благодарю
  12. "Зависание" ПЛИС

    Поставил преобразователь уровней (SN74LVC от TI) - пока проблема не наблюдалась больше.
  13. "Зависание" ПЛИС

    Цитата(SM @ Dec 21 2012, 16:28) Ну, как минимум, надо указать времянки "DOUT" относительно выхода клока "SCLK", чтобы синтезатор соблюл все требования к Tco АЦП. Тем более, что DOUT используется для перехода по автомату. А то по факту может оказаться так, что смена уровня на DOUT внутри ПЛИС приходит аккурат к фронту клока автомата, и тыканье осцилла приводит к его небольшой задержке и он оказывается уже в другом такте. И сказать, что SCLK это именно клок, а не просто выход. Тк SCLK - это, конечно, клок для АЦП. Но частота-то мала. 1 МГц. При этом смена данных от АЦП на шине DOUT происходит по СРЕЗУ SCLK, а я их забираю по фронту SCLK. Так что тут должно быть всё гладко в любом случае. Цитата(SM @ Dec 21 2012, 16:28) Еще следует убедиться, что SCLK_en, измененный по фронту, не приводит к глитчу на выходном клоке SCLK - "коротокому импульсу", и защититься от этого - есть схемы безглитчевых клокогейтилок, либо переписать весь автомат так, чтобы SCLK формировалось регистром (на частоте, пополамной к частоте автомата). Такой глитч может АЦП ввести в полный ступор. И в варианте пополамной частоты SCLK не надо констрейнить его и DOUT - так как можете выбирать сами, в какой фазе данные "щелкать" UPD: Вот быстренько так глянул на код еще раз - так у вас клокогейтилка то глитчная (причем конкретно и с гарантией). SCLK_en появляется с некоей задержкой от фронта 0->1 на clk, а потом идет на операцию И c clk (описанной через SCLK_en?clk:0 ), "вырубая" из него глитч в момент отключения клока. Есть такое дело) тут я немного "схалявил" Но проблем с этим глитчем нет. Осц ее не показывает даже. Бесспорно, тут поправить необходимо. Но описанная проблема вряд ли из-за этого. Цитата(SM @ Dec 21 2012, 16:28) и таймквесту надо бы про set_clock_gating_check напомнить (я вот правда не помню, поддерживает ли он это) SDC and TimeQuest API Reference Manual от Altera ничего об этой команде не слышал) порою и в этом направлении. СПАСИБО!
  14. "Зависание" ПЛИС

    Цитата(Iptash @ Dec 21 2012, 15:33) Да, программно, на основе сдвигового регистра, но в одном проекте мне и это не помогло, помогло схема защелки которая "отпиралась" через некоторое заданное время. Я незнаю как это к вашему коду относится, но я хотел сказать, что это имеет место быть. Имеет место быть, но проблема, по всей видимости, не в этом: если б пробиралась помеха по входу - автомат "шел" бы дальше, а он останавливается.
  15. "Зависание" ПЛИС

    Цитата(SM @ Dec 20 2012, 19:36) Это явный признак каких-то логических гонок, что от вывода на пины меняется работа. Либо есть необконстрейненные пути, либо некорректно обконстрейненные, ну либо сам клок грязный. Вот мой SDC-файлик. CODE derive_clock_uncertainty create_clock -period 8MHz -name {clk} [get_ports {clk}] create_generated_clock -name {clk_div_8} -divide_by 8 -source [get_ports {clk}] [get_registers {cnt[2]}] set_clock_groups -exclusive -group {clk} set_clock_groups -exclusive -group {clk_div_8} Собсно, в нем задан клок, задан деленный клок.Весь проект синхронный, по фронтам. Разве еще что-то нужно накручивать для таймквеста, чтобы всё было хорошо? если да, то можете хоть намекнуть, что это) курил статьи товарища des00. Там, вроде, ничего такого не говорилось. Заранее, благодарю. Цитата(Acvarif @ Dec 20 2012, 20:00) 2. Пропадание любго сигнала (или его искажение) при нагрзке на осциллятор - явный признак гонок по фронтам в автомате в какой-то его части. Полезно автомат просмотреть на симуляторе (любом). Вы имеете ввиду временнОе моделирование? К сожалению, никак не могу подружить квартус12 и моделсим в плане симуляции на gate-уровне.. А разве он покажет что-то нехорошее, если таймквет говорит, что всё окнорм? По возможности буду копать в этом направлении. Спасибо! Цитата(Rendom @ Dec 20 2012, 21:47) Копайте в сторону допустимой нагрузки на пин Тож есть вероятность. Пока руки до этого варианта не дошли. А у вас была подобная ситуация? Цитата(iosifk @ Dec 20 2012, 17:51) У меня на сайте, в статьях, "Краткий Курс", глава о параметрах и пр.... Цитата(iosifk @ Dec 20 2012, 21:02) Уберите все #DELAY из файла, который будет проектом для ПЛИС и проведите симуляцию... Оставить можно их только в тестбенче, в той его части, которая поставляет данные в ПЛИС... Тут не оч понятно, зачем. В данном варианте на функциональной симуляции хоть задержки видно, так сказать, для понимания что по какому клоку произошло. Цитата(Iptash @ Dec 20 2012, 18:55) Я на MAX II много измерительных вещей сделал, входа чувствительные к дребезгу (входные счетчики, регистры и т.п.) нужно фильтровать, т.е. в программе нужно прописывать для исключения ложного срабатывания. Не очень понятно, что вы имеете ввиду? Что куда прописать в конфигурации? Приходит на ум лишь фильтр на основе счетчика, опять же. Вы это имеете ввиду? Заранее благодарю за ответ