Jump to content

    

shide_3

Участник
  • Content Count

    339
  • Joined

  • Last visited

Everything posted by shide_3


  1. Цитата(Timmy @ Jan 29 2015, 13:22) Нулевой slack означает, что данные приходят на вход регистра с соблюдением Tsu, значение Tsu учитывается при вычислении пути данных, просто отчёт недостаточно подробный. А Th не проверялось, так как не задан VALID. Но в отчете вроде как ясно написано, что Data Path Delay - Clock Path Delay = - 0.715. А на вход микросхемы у меня типа как приходит Data на 0.715 позже Клока. То если логически мыслить, получается что данные и клок приходят на внутренний регистр одновременно... Надо бы для сравнения сбацать такой тест в Квартусе, посмотреть чего он мне скажет на это..
  2. Cобстно, вот подробный отчет STA , касаемо данного констрейна: Код================================================================================ Timing constraint: COMP "ADCI<0>" OFFSET = IN -0.715 ns BEFORE COMP "CLK6I"; 1 item analyzed, 0 timing errors detected. (0 setup errors, 0 hold errors) Offset is  -0.715ns. -------------------------------------------------------------------------------- Slack:                  0.000ns (requirement - (data path - clock path - clock arrival + uncertainty))   Source:               ADCI<0> (PAD)   Destination:          DI_0 (FF)   Destination Clock:    CLK20N rising at 0.000ns   Requirement:          -0.715ns   Data Path Delay:      5.464ns (Levels of Logic = 0)   Clock Path Delay:     6.179ns (Levels of Logic = 4)   Clock Uncertainty:    0.000ns   Data Path: ADCI<0> to DI_0     Location             Delay type         Delay(ns)  Physical Resource                                                        Logical Resource(s)     -------------------------------------------------  -------------------     P47.ICLK1            Tiopickd              5.464   ADCI<0>                                                        ADCI<0>                                                        ADCI_0_IBUF                                                        ADCI<0>.DELAY                                                        DI_0     -------------------------------------------------  ---------------------------     Total                                      5.464ns (5.464ns logic, 0.000ns route)                                                        (100.0% logic, 0.0% route)   Clock Path: CLK6I to DI_0     Location             Delay type         Delay(ns)  Physical Resource                                                        Logical Resource(s)     -------------------------------------------------  -------------------     P87.I                Tiopi                 1.530   CLK6I                                                        CLK6I                                                        IBUFG_inst     DCM_X1Y1.CLKIN       net (fanout=1)        0.561   CLK6     DCM_X1Y1.CLKFX       Tdcmino               0.014   DCM_inst                                                        DCM_inst     SLICE_X29Y47.G2      net (fanout=1)        1.250   CLK20     SLICE_X29Y47.Y       Tilo                  0.441   _n0353                                                        _n03531_INV_0     BUFGMUX6.I0          net (fanout=1)        1.489   _n0353     BUFGMUX6.O           Tgi0o                 0.001   BUFG_inst2                                                        BUFG_inst2     P47.ICLK1            net (fanout=605)      0.893   CLK20N     -------------------------------------------------  ---------------------------     Total                                      6.179ns (1.986ns logic, 4.193ns route)                                                        (32.1% logic, 67.9% route) -------------------------------------------------------------------------------- All constraints were met. Data Sheet report: ----------------- All values displayed in nanoseconds (ns) Setup/Hold to clock CLK6I ------------+------------+------------+------------------+--------+             |  Setup to  |  Hold to   |                  |  Clock | Source      | clk (edge) | clk (edge) |Internal Clock(s) |  Phase | ------------+------------+------------+------------------+--------+ ADCI<0>     |   -0.715(R)|    4.209(R)|CLK20N            |   0.000| ------------+------------+------------+------------------+--------+ То есть, получается, что slack нулевой, т.е. клок и данные приходят на входы регистра одновременно, и PAR этот косяк пропускает мимо. Выходит, нужно самому следить, чтобы соблюдалось Tsu и Th для внутренней логики ПЛИС, куда приходят внешние сигналы?
  3. Цитата(Timmy @ Jan 24 2015, 22:33) Надо бы посмотреть на файл констрейнов(желательно все тайминги) до эксперимента и после, а также отчёт после эксперимента. Например, offset in может быть не только BEFORE но и AFTER . И если до эксперимента констрейна на ADCI не было, это тоже многое проясняет. offset after я не задавал.. а до эксперимента я задавал offset before = 20 ns, и в отчете видел ту же цифру - -0.715. единственное что еще задавал - CLK period = 40 ns
  4. здравствуйте. такой вопрос. есть Cyclone V без аппаратного контроллера внешней памяти, могу ли я впихнуть в него корку ddr3 , или в этом случае она будет платной (как в случае неаппаратного PCIe)?
  5. Цитата(Kuzmi4 @ Dec 19 2014, 20:20) 2 shide_3 У хилых миг в поставке уже лицуху содержит. вот из ISE 14.5  View License Status отсутствует если что , в отличии от например "Chroma Resampler" и это справедливо для web edition?
  6. А кто знает , у Xilinx'а (в частности 7-я серия) насколько известно, нет аппаратного контроллера памяти. А IP корка сама свободная или нет?
  7. FT245R

    здравствуйте. есть связка ПЛИС - FT245R, у плис питание свое, у ft245 - от шины юсб, земли связаны. так вот, плис посылает в ft пакеты (по 256 байт), и первый пакет куда-то исчезает (я не могу его прочитать софтиной), то есть как будто он и не записывается, хотя в плис автомат шевелится. дальше-все в порядке. может кто знает в чем причина? спасибо
  8. Цитата(dvladim @ Dec 7 2014, 11:27) PS. Основные задержки вносят не блоки, а трассировка. это понятно. и все-таки странновато, что Хилинх приводит эти характеристики, а Альтера нет..
  9. товарисчи, пож. ткните меня носом в документ, где приводятся тайминги для CLB (для регистров, LUTов) альтеровских плисов (к примеру, того же Циклона 5). не могу найти . а у Ксалинкса эти данные есть (в dc and switch документе) Или тогда по-другому спрошу. как сравнить по быстродействию схожие семейства Альтеры и Хилинха?
  10. Цитата(Stewart Little @ Dec 2 2014, 14:37) Синтезируемое IP-ядро в этом случае будет платным. Точнее говоря, оно будет требовать лицензию, а тут уже возможны варианты ну что-ж, спасибо. жаль что не глянул когда покупал..
  11. люди добрые, подскажите пож, в чем может быть проблема: на плате стоит msp 5437a, проверяется работа платы в печке, и примерно при 45 градусов выше нуля связь через Rs232 (uart) обрывается... на отрицательных температурах все ок. проверяли и через виртуальный com (ftdi FT232), все то же самое. скорость гоняли 115200 может, было у кого нечто подобное?
  12. температура обрывает связь

    Цитата(mcheb @ Nov 13 2014, 15:55) Что значит рекомендуется? ТАМ ОБЯЗАНЫ БЫТЬ 1-2 мкФ керамика. но тем не менее пока и без этого работает=)
  13. FT245R

    Цитата(Bulaev @ Nov 20 2014, 19:14) А какая последовательность действий при чтении с FT? на счет предыдущего поста, был недочет в программе, поэтому иногда считывалось с FT неправильно... а по поводу первого поста, при доскональном изучении проблемы выяснилось, что этот самый первый пакет вовсе не первый, а именно: плис записывает полный буфер FT, но после того как я программно закрываю FT (FT_Close), а затем делаю FT_Open, то буфер этот опять оказывается пуст, а посему и не читается. после повторной записи из плис в буфер опять все хорошо. как бы Вы это объяснили? вроде как с помощью этих функций я открываю/ закрываю конечную точку юсб устройства, а буфер тут при чем...
  14. температура обрывает связь

    здравствуйте. прошу прощения за исчезновение. недавно заменил кварц на 16 мгц (кроме 25 есть только такой), связь перестала обрываться (на 115200). так что видимо действительно работало на пределе на 25 мгц. надо еще прогнать на скорости 921600, но думаю тоже будет нормально выяснить бы еще, на какой частоте наступает эта критическая граница Цитата(msalov @ Sep 25 2014, 12:08) Ядро тактируется от XT2? Если да, питание достаточное для ядра? XT2DRIVEx выставлен верно? От него. питание 3,3. единственный косяк- это то что на пин Vcore рекомендуется вешать кондер, а у меня он болтается. Цитата(sasa_c @ Oct 13 2014, 10:34) Может быть дело интерфейсной микросхеме? ft232 работала прежде в этих условиях с другим процессором на меньшей частоте
  15. FT245R

    Цитата(ZASADA @ Nov 4 2014, 22:57) а на осциллографе этот первый пакет правильно виден? да вроде правильно. еще заметил иногда появляется такой баг- я для отладки посылал в буфер (256 байт) из плис лестницу (то есть инкремент на 1 в каждом байте). и получалось иногда, что первый байт буфера начинается не с нуля , а где-то в произвольном месте буфера лесенка обнуляется и опять растет с начала. хотя я читаю всегда буфер полностью , и только когда он полный, и после этого посылаю ресет в плис, чтоб инкремент обнулялся и буфер мог записываться снова. в общем не ясно пока на кого грешить... подозрение все-же на 245-й
  16. температура обрывает связь

    Цитата(Xenia @ Sep 22 2014, 22:31) А кварц (в роли резонатора или генератора) на этой вашей плате есть? Откуда контроллер тактовую частоту берет? Ах да, пардон, конечно есть. кварцевый резонатор на 25 МГц (подключен к XT2)
  17. Цитата(jcxz @ Aug 2 2014, 06:47) Если там в EEPROM прописаны только VID/PID без прошивки, то конечно получится, ведь по control endpoint поддерживаются все команды из ROM (в том числе и команды загрузки прошивки). И даже если в EEPROM есть прошивка, то в ней тоже могут реализованы те же команды загрузки ПО. Когда я писал свою прошивку для CY7C68013A я так и делал, чтобы был однотипный интерфейс обновления firmware и для ещё чистой EEPROM и для обновления поверх старой версии (без поднятия каких-бы то ни было ног EEPROM). это всё хорошо. но проблема немного в другом: контроллер опознается с нулевыми VID/PID в двух случаях: 1)без еепрома; 2) с еепромом, после перепрошивки ОЗУ контроллера Hex файлом...
  18. добрый вечер. незнаю,может быть название темы не совсем в точку, но уже месяц с лишним бьемся об стену и результата ноль. В общем, суть такова. Есть плата производства AnalogDev, во вложении ее pdf, у нее в еепроме рабочая прошивка для cy7c. Мы купили эту плату для своих нужд, и поэтому при работе (в режиме slave fifo) прошивали каждый раз после включения питания контроллер напрямую (не трогая еепром). все было хорошо. но вот потребовалось перенести плату в другое здание в измерительную комнату на другой комп. и тут все начало обламываться. после прошивки нашей прошивкой контроллер переставал опознаваться как USB -устройство (VID и PID По нулям.). После долгих танцев с бубном перетащил плату обратно на свой комп, и к удивлению после прошивки она обнаружилась, ладно, отнес обратно, и опять нифига. решили пойти другим путем, залили еепром другой прошивкой, но не нашей, а стандартной из аппноута 61345 (slave fifo). думали просто попробовать что будет. контроллер распознался, но почему-то в control center в списке конфигураций присутствуют все конечные точки, хотя запрограммированы только две, и ни в один эндпоинт я не могу ничего записать, всё ошибка. потом стал пробовать загонять свою прошивку в еепром, сгенерив предварительно iic-файл. и ничего не получается, вроде как зашивается, но в контроллере по-прежнему старая прошивка. люди пишут, что перепрошивается еепром по-хитрому, надо его сначала отключать (линию SDA). короче, решил попробовать загружать контроллер скриптом (прописав соответствующую строчку в inf файл). но и это не помогло (по прежнему в контроллере та же прошивка из еепрома). в итоге отпаял ножку SDA еепрома, и контроллер не распознается (VID/PID=0000)/ всё, тупик.. help!! что дальше делать куда копать??
  19. Цитата(jcxz @ Jul 31 2014, 11:20) Надо не людей слушать, а даташит на чип читать. Насколько помню: при старте CY7C68013A пытается читать EEPROM на I2C, если не удаётся ставит какие-то дефолтные VID/PID и стартует прошивку из ROM. так я вроде об этом и писАл Цитата(shide_3 @ Jul 25 2014, 23:24) в итоге отпаял ножку SDA еепрома, и контроллер не распознается (VID/PID=0000)/ и никакие дефолтные вид/пид он у меня не ставит Цитата(controller_m30 @ Jul 30 2014, 12:29) В логическом анализаторе Saleae Logic такой-же контроллер и флешка на 128 байт. Вот пример как в нём прошивается EEPROM. Для начала, между отключенной ножкой и дорожкой, к которой она припаивалась - надо припаять джампер, чтоб можно было "на лету" присоединять и отсоединять SDA. а вот на этой платке http://www.terraelectronica.ru/catalog_info.php?CODE=1266250 у меня получается перепрошивать еепром и без отключения SDA. а вышеупомянутая плата вот даже не определяется с отключенным еепромом
  20. Цитата(johan @ Jun 2 2014, 00:50) А чем вас Моделсим не устраивает в качестве поведенческого симулятора? В качестве поведенческого симулятора меня устраивает абсолютно всё, даже Isim. а для временной симуляции- есть положительный опыт работы с симулятором Квартуса, а вот что касается xilinx'а - я как раз и искал альтернативу Цитата(o_khavin @ Jun 2 2014, 19:42) Встроенный симулятор ISE можно применить для поведенческого моделирования или для выкидывания в окно, по желанию. простите, про какое окно речь? Цитата(o_khavin @ Jun 2 2014, 19:42) Коллеги работают - ракеты падают. ну так бы я не стал про них, у людей как никак много удачных и больших проектов и опыт работы с плис с момента их появления. просто специфика сама этих проектов позволяет обходиться и такими методами, к тому же они сидят на Квартусе, а там хороший симулятор..
  21. вечер добрый! господа, поделитесь пожалста информацией: сколько по времени занимает post PAR симуляция в ISIM Xilinx? дело вот в чем, решил для развития прогнать на симуляторе свой старый рабочий проект, проект среднего уровня, иерархический, раньше на Спартане 3 работал.(сейчас спартан 6). сначала пробовал behavioral, вроде все быстро, но PAR - это невыносимо долго, при том что время стоит всего микросекунда, он симулирует минут 30... может такое быть?? ISE стоит 12.4, комп- Сore 5, 4 ГБ оперативки просто раньше сидел на Альтере, постоянно симулировал в режиме временного моделирования подобные проекты в Квартусе, все происходило моментально...
  22. да, вы меня все больше убеждаете. очень ценю мнения опытных людей. из "живых" коллег, с кем можно пообщаться, все работают по такой же схеме что и я но все-таки, не зря же придумали временную симуляцию По крайней мере, в Квартусе ею можно реально пользоваться.. хотелось бы все-же выяснить, на что путевое можно променять встроенный симулятор ИСЕ...кроме Модельсима
  23. Цитата(iosifk @ Jun 1 2014, 16:27) А как "на глаз" можно проверить несколько тысяч цепей? Фантастика!!! Да Бог с Вами, какие тысячи.. я же не говорю о том чтобы выводить в симулятор все нитки, из которых сотканы конфигурируемые логические блоки. по крайней мере поглядеть те сигналы (они же триггеры), имена которых присутствуют в HDL описании, собственно синхронно ли ведут они себя по отношению к тактирующему их клоку Цитата(johan @ Jun 1 2014, 15:07) Какие гонки нельзя увидеть в поведенческом моделизме при синхронной схеме и репорте таймквеста, что времянки уложены? Или вы про какие-то асинхронные гонки? Можете рассказать более подробно, когда вам пришлось прибегнуть к такой симуляции? Спасибо) Гонки могут происходить и на полностью синхронной схеме, на больших частотах может не соблюстись Tsu, либо что, каждый сигнал обкладывать констрейнами чтоль? вот вполне конкретный и лаконичный пример, на частоте до 150 мгц все работало нормально, после 150 вылезали глюки и железка начинала сбоить, а что покажет поведенческое моделирование? что все хорошо.. Это было на Циклоне 3. На Спартане 3 было уже другое- частота была маленькая, но присутствовало несколько тактовых частот внутри проекта, да, согласен, тут видимо уже просто надо констрейны правильно задавать.. Тайминг аналайзер не приучен юзать, поскольку и констрейнами почти не пользуюсь (может и зря). Хотя, в основном всегда строю синхронные проекты с одной тактовой частотой. Но иногда приходится дорабатывать и чужие.. В общем, таймквест таймквестом, а на сигнальчики реально поглядеть бывает интересно и полезно
  24. Цитата(iosifk @ Jun 1 2014, 13:12) А присутствовал, чтобы клиент не бегал и не искал, кому заплатить за лицензию. Купил всю кучу сразу и работай, а Ксайлинкс сам с Ментором расплачивался... Ну, понимаю, трудно это сообразить если весь софт "вылеченный"... А Ваш вопрос сам по себе "не тот"... Если проект большой, то он "и компелится и симулится" не на рабочей машине, а на сервере. А там уж все равно, 5 часов это будет или 10. Все равно запустил на ночь и гуляй... А вот как Вам написали: "При корректно заданном и сходящемся тайминге, достаточно behavioral модели. " И это занимает 70-80% времени разработки, а "для post-PAR" не так уж и важно, сколько времени это займет. Потому как нужен не часто. Или совсем не нужен... Вы что, все "зубчики" на диаграмме вручную отслеживаете? Для чего Вам это нужно? ну не настолько Большой же проект.. и рабочего компа вполне достаточно. повторюсь, в Квартусе не было никаких проблем с подобным проектом, 3 минуты максимум (временнАя симуляция). А для чего нужно.. просто в проекте на довольно высоких частотах и с весьма слабеньким кристаллом типа Спартана 3(или при нескольких тактовых частотах в проекте) иногда проявляются глюки, и при реальной работе с устройством их бывает трудно распознать. когда работал с Альтерой, временнАя симуляция иногда очень даже спасала. Не все зубчики, а некоторые иногда хотелось бы поглядеть.. Всякие логические гонки на поведенческом моделизме не увидишь..
  25. Цитата(iosifk @ Jun 1 2014, 12:28) А при чем тут "поддержка Модельсима"? МоделСим как был менторовским так и остается. Известно как срастить ISE и Моделсим. А если в проекте нет ничего, сгенеренного визардами ИСЕ, то и вообще проблем нет. Просто укажите Моделсиму пути к унисим и симприм папкам... А для чего раньше в старых версиях ИСЕ присутствовал Modelsim XE? хотя тут уже писали, что и модельсим не выход из положения.. А кстати, никто не знает, как с этим делом в Вивадо обстоят дела? PAR симуляция так же висит? Интересно, они ведь его позиционируют как мегапродвинутый мощный продукт...