Перейти к содержанию

    

likeasm

Участник
  • Публикаций

    176
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о likeasm

  • Звание
    Частый гость
  1. Спасибо, рыба то что надо.
  2. Насчет "аналога" 3 циклона не знаю, но кристаллы для "аналогов" флекса и циклона 2 точно делают в Зеленограде. Потом эти кристаллы гонят на ВЗПП и там корпусируют. Логистика блин. От сюда и сроки поставки конские. Кстати есть догадка, что "аналог" 3 циклона тоже делают у нас... как-то по-русски выглядит буфер ПЛИС, который может держать только 2.5В.
  3. Если схема криво Любая переразводка схемы, может вылезти любым боком, если нет ограничений по разводке.
  4. Перефразирую... у вас ПЛИС должны грузиться задом наперед. Посмотрите как у вас проц битовый поток выдает.
  5. На DOUT нет данных даже во время загрузки первой FPGA? Или их никогда нет? Если первое, то предположу, что DOUT первой FPGA после загрузки у вас определяется к пользовательский io и перестает выполнять свои служебные функции. UPD из ug380 "The first device in a serial daisy-chain is the last to be configured."
  6. Проц. вроде отечественный, есть микро ЭВМ с ним, есть видео на борту, есть хоть и корявый, но linux. Я думаю использовать наши ПЛИС для таких целей не целесообразно.
  7. Не забывайте про сроки поставки, они там тоже были космические от 8 месяцев. Хотя может что-то поменялось. Посмотрите еще в сторону 1892ВМ14Я от ЭЛВИС.
  8. Я уже говорил, что примитивы схематика вещь довольно абстрактная... они переводятся в VHDL в автоматическом режиме, а только потом собираются в единый модуль. Из-за этого у вас и возникли ворнинги, так как конечный VHDL файл скорее всего никто не проверял. Вы готовы доверится такой автоматизации? Если у вас схема собрана по всем синхронным канонам и нормально написаны констрейны, то для вашей схемы разницы между примитивами CB4CLE и CB4RLE не будет. Кстати вы констрейны как описывали для схемы, переименовывали цепи и примитивы руками или писали те имена, которые назначал схематик?
  9. Синхронный (R) и асинхронный(CLR) сбросы. Как оказалось еще и ворнингами отличается.
  10. Более того, данная конструкция нормально синтезируется и имплементируется с всеми избыточными цепями на FPGA (проверял на XC6). Вы же как разработчик, должны стремиться к совершенствованию в своей работе. Однако, вместо этого вы пытаетесь разобраться почему модуль с избыточным количеством цепей где-то кладется на кристалл нормально, а где-то нет, вместо того, чтобы оптимизировать его. Почти САПРы имеют костыли, но голову никто не отменял. П.С. Работа с HDL в схематике путь тупиковый. В нем нет всех возможностей, которые предоставляют языки описания.
  11. Есть более экзотический способ. Берем примитивы FDC, MUX, Логику и другие. Собираем все это в синхронный счетчик с загрузкой, делаем в виде модуля и вставляем в проект.
  12. Схематик в ISE штука довольно корявая в плане такой отрисовки схем. Перед синтезом схемы все это все равно транслируется в VHDL, а потом уже собирается. Посмотрите через RTL все ли у вас на месте, нет ли на топ уровне выброшенных портов. Были приколы, что часть схемы выкидывалась без предупреждений, а после удаления куска и отрисовки его заново все становилось на место. Если вы делаете без ucf файла, то проверьте привязку выходных буферов к пинам микросхемы в свойствах примитива. Лучше прислушайтесь к советам описать все это на Verilog или VHDL.
  13. Книга огонь. Плохо ищите по форуму. Да и тему эту плохо читали, хотя и отписались там.
  14. Если заняться археологией, то было такое, например, в XC4000, назывался BUFE.