Jump to content

    

mirobest

Участник
  • Content Count

    61
  • Joined

  • Last visited

Community Reputation

0 Обычный

About mirobest

  • Rank
    Участник

Recent Profile Visitors

740 profile views
  1. может быть, у вас есть свои идеи, как это сделать?
  2. Каковы критерии реализации для сигнала Bus_Not_Busy в Xilinx AXI IIC? Проверяет ли он только состояние STOP на шине I2C? Может быть, что-то дополнительное?
  3. Я не могу изменить Address Bus width, можете посоветовать?
  4. Проблема исходит из генерирумого Xilinx Vivado template для AXI Slave.
  5. Имеется 100 регистров обьявленных как : reg[31:0] slv_reg0; ...... reg[31:0] slv_reg99; и имеется соответствующее количество 32-х разрядных выходов ( индексированный массив). Есть ли возможность присвоить в цикле выходам соответствующие значения регистров?
  6. Я получил ошибку : [DRC INBB-3] Black Box Instances: Cell 'top_bd_i/64reg_0/U0/SEQ_CH1' of type '64reg_SEQ_CH0_0' has undefined contents and is considered a black box. The contents of this cell must be defined for opt_design to complete successfully. разница в названии SEQ_CH1 , SEQ_CH0_0 странная. дайте мне знать, если у вас есть опыт.
  7. FREQ_HZ модифицируется в свойствах Clock Input ассоциированного с Интерфейсом.
  8. Объясните пожалуйста как можно изменить FREQ_HZ External Interface Properties? Проблема в ошибке : [BD 41-237] Bus Interface property FREQ_HZ does not match between /64reg_0/S00_AXI(10000000) and /PER/axi_interconnect_lite/m15_couplers/auto_pc/M_AXI(99998999)
  9. AXI Interconnect имеет 16 Master Ports max., в случае, если я хочу расширить его, могу ли я подключить к одному из Master Port , Slave Port другого AXI interconnect?
  10. проблема: Xbar AXI interconnect имеет ширину 31 bit . изменить вручную до 32 bit не получается. есть идеи?
  11. Как я понимаю проблема в ширине адресной шины. Я выбрал ширину 32 разряда при создании AXI регистров и это ниже диапазона предлагаемого Block Design. Попробую расширить.
  12. сделал свою IP для блока регистров, который при создании получил Address_map ( see attachment ) далее использовал эту IP в Block_Design и получил ошибку. в своем IP попробовал Unmap Segment не помогает. подскажите. [BD 41-1075] Cannot create address segment for <reg_block_0/S_AXI/Reg1> in </zynq_ultra_ps_e_0/Data> at 0x80000000 [ 64K ]. <reg_block_0/S_AXI/Reg1> has a fixed offset of <0x44A00000 [ 64K ]> and must be mapped to an address with an offset whose <30> least significant bits match this offset. The proposed offset <0x80000000 [ 64K ]> does not meet this criteria
  13. Сделал свой IP с Параметром ( к примеру ширина шины ) и пытаюсь создать в Вlock Design 10 экземпляров IP c разлтчным значением Парамнтра. Проблема в том что после попытки индивидуальной насторойки Параметра для каждого экземляра в IP Packager и далее при IP Upgrade я не могу сделать IP Upgrade индивидуально для каждого экземпляра. Подскажите плз как решить проблему?