EugeneS
-
Content Count
192 -
Joined
-
Last visited
Posts posted by EugeneS
-
-
Не ребята, я же говорю корка перестала генеририроваться, а ты "сгенерируй корку"
Новый тестовый проект создаю с нуля и точно так же себя ведёт - висит как на картинке...
Если новый тестовый проект в пустой директории, тогда ребут компу, если не поможет, создавай нового юзера, ставь новый Quartus.
Тут на днях постили рисунок шамана с бубном. Найди и распечатай.
Off-topic: Остро не хватает эмодзи с бубном
-
Решил изменить параметры корки, так теперь не могу её сгенерировать по новой. Доходит до этого места и может висеть хоть целый час,дольше терпения не хватило ждать. Кто нибудь знает от чего это происходит? Мне кажется все глюки мира собрались в этом проекте. И как быть дальше - переквалифицироваться в управдомы?
Выше уже намекали. Возьми ближайший присет, сгенерируй корку с референс дизайном, посмотри на клоки
и калибрацию в симуляторе, потом смотри на плате.
-
Из вкладки навигатора IP components перестала открываться IP core для редактирования параметров.Есть ли какой альтернативный способ редактировать ранее созданную IP? Слишком много параметров.
Параметры при создании IP можно сохранять в *.qprs
Ранее созданные IP обычно не открываются, если к IP генерируется обертка в виде демо :cranky:
-
А это смотря в каких библиотеках.
Если говорить о библиотеках периферийных модулей в Qsys (куда входит SPI, и куда можно добавить I2C), то эти модули бесплатные, и никаких ограничений не имеют.
А если говорить о библиотеках IP-ядер квартуса - сейчас это называется IP Catalog (и куда входит в том числе PCI), то большинство этих ядер платные и требуют лицензирования. При отсутствии лицензии большинство IP-ядер можно использовать в оценочном режиме OpenCore Plus. Об особенностях и ограничениях этого режима см. альтеровскитй документ AN 320: OpenCore Plus Evaluation of Megafunctions: https://www.altera.com/content/dam/altera-w...re/an/an320.pdf
Бесплатным является также использование аппаратных ядер (HIP) - например аппаратных контроллеров PCI Express или аппаратных контролллеров внешней DDRx памяти.
Небольшое дополнение: OpenCore Plus работает не на всяком железе.
Это я получил на 10AX115N4F45E3SG:
"Warning: The current device family does not support the
OpenCore Plus hardware evaluation feature"
Собственно an320 подтверждает, но мутно.
Вот если бы по клику на IP_Catalog:Details писали об ограничениях и лицензиях...
-
Мне это не помогло, в плане запуск без GUI. Потребление прежнее.
WLF файл генерится на много гигабайт, когда я отключал это - тоже не помогало.
Случайно "log -r /*" включил? Можно для проверки наоборот "nolog -r /*" и посмотреть, сколько памяти выжрет.
-
Доброго времени суток всем!
Имеются ли способы прошить EPCS на прямую не pof файлом(~15 минут), а чем-нибудь более оперативным. Через плисину и jic не получится прошить.
Спасибо за внимание
оперативно EPCQ - Quad SPI
-
Ключевое слово здесь EMIB.
Кстати у Altera есть wp-01251 на эту тему. Можно помечтать о FPGA со встроенным видео и
скоростным ADC.
Относительно скоростной памяти непонятка - то активно пиарили Micron HMC, теперь в сторону SK Hynix HBM2.
Хорошо я напророчил - встречайте Stratix 10 MX с HBM2, подключено через EMIB. :santa2:
Только цена наверно конская. Впрочем Intel здесь с Nvidia борется, не с ARM.
-
2. Дальше мне надо откомпилировать testbensh, что я делаю из GUI ModelSim командой Compile|compile/. После этого в библиотеке Work появляется еще и мой testBensh.
3. Далее вызываю Simulation|Start Simulation и указываю на файл testBensh. При этом появляется диагностика
"Warning: (vsim-3473) Component instance "mem_if_ddr3_emif_0 : sdram_v1_mem_if_ddr3_emif_0" is not bound"
Все должно работать, если забыть про GUI ModelSim и пользоваться процедурами из
..\mentor\msim_setup.tcl. Пример - ..\mentor\run.do
-
DDR and DDR2 SDRAM ECC от altera
Reference Design
Во вложении проект на VHDL с тестбенчем
Это не UniPHY, а старый ALTMEMPHY контроллер.
Небольшой оффтопик: для Arria 10 Altera форсит External Memory Interface (EMIF) IP,
так что UniPHY тоже старый. :maniac:
-
Скажите, а обязательно пин RZQ должен быть в банке с адресами? Или можно его назначить в другом банке?
Можно его назначить в другом банке, но в той-же колонке и с тем-же VREF/VCCIO.
-
Что за fail? В каком месте?
Я попросил Qsys сгенерить example project с QDR-IV. Чип 10AX115H3F34E2SGE3
Далее открыл этот проект, запустил анализ и синтез. Октрыл Blueprint. Разместил QDR-IV, сгенерил tcl. Квартус без проблем запустил этот скрипт. Проект успешно собрался. Так что инструмент вроде рабочий.
(Beta) 15.1.1 Build 189 12/02/2015 Patches 1.01 SJ Pro Edition
CentOS 6.7
У меня FC23. Чип 10AX115N4F45E3SG.
Проблема была не в Blueprint, а в новом способе помещения констрейнов прямо в qip.
Результат - отключенные в коде блоки оставались подключены в проекте и QDR-IV оставался без OCT.
-
BluePrint - он рабочий?
Я попробовал в Quartus Prime 15.1.1 Pro Edition.
С DDR4 вроде дружит, не считая shared reference clock pins, а при попытке прицепить QDR-IV сразу fail.
Был ли у кого успех с BluePrint, или это "beta demo version"?
Я в курсе, что сам Quartus Prime 15.1.1 Pro - beta, но его альтеровцы рекомендуют как годный.
-
Нашел у Альтеры вот такой документик.
https://www.altera.com/content/dam/altera-w...e/an/an_693.pdf
Ссылка с реализацией такой возможности.
http://rocketboards.org/foswiki/view/Proje...moteSystemDebug
И это решение заинтересовало, но смущает, то что это только для SoC-ов и только на уровне SLD_HUB.
Т.е. то что предлагает Альтера расчитано на SoC и использует внутренний SLD_HUB и Avalon уже когда конфигурация залита в ПЛИС.
А хочется иметь возможность прошивать удаленно по JTAG. В том числе и старые ПЛИС без SoC. Т.е. что-то типа Еthernet-Blastera, но на базе своего процессора. И процессоры не всегда ARM и Интел. Например ADSP BF.
Вообще тема удаленной отладки интерсует давно т.к. есть много устройств с ПЛИСами на борту у которых есть так же Ethernet.
И было бы заманчиво использовать Ethernet порт для удаленной загрузки/отладки по JTAG прямо из Quartusa. К тому же гальванически развязанный интерфейс. Т.е. сделать что то типа своего JTAG-Serverа как в Еthernet-Blaster, и удаленно с ним общаться.
Собственно вопрос кто-нибудь делал свой JTAG-Server на базе Еthernet-Blaster или может у кого есть описание протокола.
И вообще насколько имеет смысл этим заниматься?
Удаленная отладка по TCP не для SoC-ов - an624
-
-
Здравствуйте,
столкнулся со следующей проблемой в схеме "PS Configuration" - при прошивке ПЛИС EP4CE6Е22 с помощью микроконтроллера вывод CONF_DONE всегда в нуле, т.е. до, во время и после заливки файла *.rbf формата (Даже после включения питания = 0). Соответственно ПЛИС не может перейти в юзерский режим. Сталкивался кто-нибудь с таким?
Исходные данные: MSEL = 000; VCCINT = 1,2V; VCCA = 2,5V; VCCIO = 3,3V; nSTATUS, nCONFIG, CONF_DONE подтянуты к VCCIO через 10кОм.
PS Configuration Timing Waveform смотрел? Возможно ты начинаеш лить не дожидаясь nSTATUS
или в конце прекращаешь DCLK раньше tCD2UM
-
Прошло пять с небольшим и вот, первые ласточки..
http://www.edn.com/electronics-products/ot...in-package-DRAM
Ключевое слово здесь EMIB.
Кстати у Altera есть wp-01251 на эту тему. Можно помечтать о FPGA со встроенным видео и
скоростным ADC.
Относительно скоростной памяти непонятка - то активно пиарили Micron HMC, теперь в сторону SK Hynix HBM2.
-
Вы б сразу ссылку дали...
В статье есть
-
думаю это фейк
Текст может быть фантазией автора, но эти слайды я видел у альтеровцев - не фейк.
-
Вопрос к опытным ПЛИСоводам.
Слышал есть возможность залить прошивку плис не через Джитаг, а через какую-то ножку плисины, по последовательному интерфейсы - типа перепрошивка на лету, используя МК.
Где можно почитать информацию?
Можно, как дополнение к JTAG. Общая идея - core с подключением к внутренней цепочке JTAG.
Соответственно у каждого вендора свое.
Вход любой, в особенности Ethernet и PCIe
-
Стоило сменить владельца, пошли утечки о новых чипах Intel 10nm process adopted SoC FPGA
В особенности интересно по поводу IOT.
Заодно и имена семейств меняют на деревянные.
Текст неофициальный, но слайды Альтеры.
-
Да вряд ли, похоже на синоним -- это какой-то объёмный проект лаборатории плазменной физики, копирайтенный 2010 годом, а мне надо что-то в районе 1999 года, ведь в "mcan2.vhd" написано "Copyright Mentor Graphics Corporation 1996 - 1999".
Искал на сайтах Альтеры, Синопсиса, Ментора -- везде 0 результатов на "vhd_lib".
Зато в Гугле уже появилась 1 ссылка на фразу "library vhd_lib" -- на этот топик ! ;)
Похоже, legacy какое-то мне требуется, которое вычищено давно с сайтов.
У Альтерного Квартуса в dll попадается функция get_vhd_lib() -- это единственная зацепка пока.
И версии Квартуса ниже 13й.
Вот тебе 1999 год - http://en.verysource.com/code/5203102_1/hi...ompile.scr.html
Обрати внимание на "UMC 0.18um library" & "vhdlout_use_packages = vhdlout_use_packages + {vhd_lib.Vcomponents}"
-
Самописного кода нет. Есть сгенерированный qsys неработающий и сгенераированный мегавизардом работающий экземпляр с использованием зашифрованного модуля.
Как сгенерировать для блока в 13.1 нетлист?
Сделать Partition file (.qxp) ?
Опа... Тогда похоже QSYS IP проблема.
-
Что интересно, в режиме интерполятора работает...
А если этот блок перетащить из 13.1 в виде нетлиста?
Вообще хотелось бы видеть что проблема именно в генерируемом Altera коде, а не в конкретном IP или
в самописном коде.
Может где-нибудь в настройках есть свитч Spectra-Q on/off ?
-
вот интересно, что SE и PRO версии поддерживают Arria 10, а разница в синтезе и Post-Route есть?
PS интуитивно понимаю, что PRO лучше, хотя бы из-за названия (по ссылке описание преимуществ) ;)
Spectra-Q Synthesis в SE отсутствует вообще, значит разница в синтезе есть
Проблемы при прошивке ArriaV Soc FPGA по JTAG
in Системы на ПЛИС - System on a Programmable Chip (SoPC)
Posted · Report reply
Терзает смутное чувство, что проблема связана с FPGA Manager System / Manager блоками, там и JTAG Host имеется