EugeneS
-
Постов
196 -
Зарегистрирован
-
Посещение
Сообщения, опубликованные EugeneS
-
-
4 minutes ago, Zversky said:
Если дома всё в порядке, то либо пусть ставят линукс на работе, либо вы уходите на удалёнку. Либо они за вас работают. Разбираются, что с их ОСью.
Удалёнка решает вопрос с компиляцией, но проблема ведь в отладке, а там большой и тяжелый стенд
-
On 2/22/2023 at 6:01 PM, Alex77 said:
забыть 2021.х
На этом компе есть и Vivado Lab 2022. Как результат выскакивают еще и предупреждения о несовмстимости hw_server
Все потому, что моя плата (на Spartan-7) делалась уже на v.2022.2 а другая (Zynq US+) еще на v.2021.2
On 2/24/2023 at 10:57 PM, Zversky said:Сменить ОС, но это не точно
Дома у меня Linux, но на работе никто не согласен подключить комп под Linux к местной локалке
-
v.2021.2
Две платы, два JTAG кабеля.
Каждый JTAG держит открытым свой target.
Наблюдаю чудеса, когда все работает (ila,vio,mwr/mrd) и вдруг без причины отваливается JTAG.
Отвал может быть тихий или с ошибками. Помогает только закрыть Vitis и Vivado а потом перетыкнуть JTAG кабели.
Есть ли рабочее решение, типа по-хитрому сконфигурировать hw_server, понизить частоту JTAG, сменить версию
позвонить в бубен? -
5 hours ago, tolik1 said:
Я тут поковырял и полезли данные, НО не в виде GMII, а ввиде кодовых комбинаций с К символами...
Короче I кадры. Это так и должно быть?
У тебя случайно Transceiver Configuration не в Basic вместо GbE стоит?
-
On 1/9/2021 at 1:27 PM, Maverick_ said:
у меня квартус 17.1 стандарт
Как это если сборка ситемы проводилась в родном qsys???
Проверь, что у тебя в проекте цепляется соответствующий .qip для remote_system_upgrade.
-
-
On 9/8/2020 at 5:46 PM, new123 said:
я в таких случаях приписываю директиву компилятору, примерно так
reg log_1 /* synthesis noprune */;
Тогда синтезатор не выкидывает и в сигналтапе можно наблюдать.
Для wire директива чуть другая, не помню как точно.syn_keep ?
-
On 9/10/2020 at 6:37 PM, Jury093 said:
по 30-ти летней давности в доке есть пункт:
"20 Year Data Retention" т.е. в любой момент может произойти отказ функционала чипа
Спасибо за напоминание. Но я года три назад ковырял похожие платы с GAL22V10 и PALCE610H
со 100% успехом. Так что надежда есть.
-
4 hours ago, Jury093 said:
а документацию почитать?
"A security fuse, when programmed, protects the content of the ATF16V8B(QL). Eight bytes (64 fuses) of User Signature are accessible to the user for purposes such as storing project name, part number, revision, or date. The User Signature is accessible regardless of the state of the security fuse."
Вот прочитаю я версию и дату прошивки... Производитель не сохранил прошивки 30летней давности, уже узнавали.
-
On 8/27/2020 at 6:56 PM, EugeneS said:
Читаю програматором снятый со старой платы ATF16V8B.
Результат - успех, но считываются нули по всем адресам.
Вопрос, почему нули. Может установлена защита?Продолжение и подробности:
- есть две идентичных платы с PLD
- на PLD наклейка с номером прошивки
- нашел на производстве другой програматор (древний BP-1200),
тоже считываются нули по всем адресамКто знает как определяется наличие защиты в PAL/GAL?
Не поделится ли кто рабочим способом (типа генератор паттернов на FPGA)
восстановления прошивки? В ATF16V8B только 8 бит памяти, не считая комбинаторики. -
Немного
некрофилииностальгииЧитаю програматором снятый со старой платы ATF16V8B.
Результат - успех, но считываются нули по всем адресам.
Вопрос, почему нули. Может установлена защита?ЗЫ. Програматор нормально прочитал бывший под рукой TC57512A,
кроме того ATF16V8B в списке поддерживаемых. -
Приветствую!
Захотелось поиграться с Questa Testplan, но застрял уже на этапе установки Questa Calc Extension.
Extension Manager в LibreOffice отрабатывает, меню появляется но неактивно.
Попробовал старую версию OpenOffice под wine - то же самое, Questa Calc Extension серый.
Кто-нибудь запускал в Questa Functional Coverage под Linux?
-
On 5/24/2020 at 10:02 PM, Flip-fl0p said:
Вот же гады )
Значит буду писать скрипт, чтобы под каждое ядро создавалась своя уникальная библиотека.
Не обязательно. Если создавать IP в
SOPCQsysPlatform Designer он сам наплодит библиотек. -
On 9/2/2019 at 1:08 PM, djhall said:
Я установил Eclipse, модуль для поддержки Tcl и отладчик. Указал в качестве интерпретатора интерпретатор от Quartus и подключил (прописав в TCLLIBPATH - там есть это в настройках при выборе интерпретатора) пакеты из папки quartus\common\tcl\packages
А вот подключить пакеты ::quartus::flow, ::quartus::project и прочие не удаётся. Может быть они действительно находятся где-то в .dll-ках или ещё где. Но это не значит, что их нельзя подключить. Может кто укажет как это сделать.
Это не совсем нормальный Eclipse, но пакеты ::quartus::flow, ::quartus::project подключены
https://insights.sigasi.com/tech/eclipse_tcl_support_in_sigasi/
Если получится, расскажи об успехе
-
Приветствую!
Смотрел ... но насколько я понял quartus_stp оперирует с уже готовым .stp файлом используя оный для модификации основного
свалкифайла настроек .qsf А вот как создать .stp c помощью tcl?Удачи! Rob.
Могу дать идею.
1. посмотреть ролик Automated generation of predefined SignalTap II Files for Arria 10
https://www.youtube.com/watch?v=oow9Fwzf_vA
2. найти в Quartus скрипты типа .\ip\altera\ethernet\alt_em10g32\MAC\stp\build_stp.tcl
3. написать свое по образцу
4. :santa2: :santa2: :santa2:
-
А это в какой версии Modelsim есть поддержка двух языков ?
Года два, сейчас выглядит так
https://www.altera.com/products/design-soft...a-software.html
Кстати после того как Ментор убил Modelsim SE появилась поддержка Mixed-language support в Modelsim PE
-
Это всего лишь особенности TCL ...
Ставте ; перед # и будет Вам комент как надо.
Обычный конец команды.
Вот я встретил в VHDL коде для ReFLEX DevKit такое:
entity A10_FMC is generic
( DEVICE : string := "Arria 10" -- Target Device
; MIF_VERSION : string := "rom_id_version.mif" --
; MIF_TIMECODE : string := "rom_id_timecode.mif" --
; CONNECT_FMC_HA : integer range 0 to 12 := 12 --
; CONNECT_FMC_HB : integer range 0 to 11 := 11 --
; CONNECT_FMC_LA : integer range 0 to 17 := 17 --
); port --
( clk_100mhz_1 : in std_logic --
; clk_100mhz_2 : in std_logic --
; led_usr_red1_n : out std_logic --
);
end entity A10_FMC;
Работает :rolleyes:
-
В тему: что означает строка -library "TMDS_RECEIVER" ?
Варианты:
- создать локальную область переменных
- создать блок в иерархии проекта
- трюк для многократного применения повторяющихся библиотечных элементов
- ?
-
!
Так с начала так и сделал - но вот как для этого .qxp получить simulation model?
Я сделал так:
- отметил в "more EDA netlist writer settings" maintain hierarchy
- запустил EDA netlist writer
- из полученного vho выгрыз нужный entity
-
Приветствую!
Постигаю
задр...апремудрости Quartus. :smile3046:Возникла необходимость экспортировать design partition модуль и заодно сгенерировать simulation model для него.
Если просто задать этот модуль как top и сгенерировать для него модель с помощью quartus_eda
то естественно в модели будут IO буфера которые мне не нужны.
А как сгенерировать такую модель для модуля лежащего ниже по иерархии я с наскока не нашел :(.
Помогите бедному "студенту".
Успехов! Rob.
Зачем задавать модуль как top, когда можно сделать design partition и экспортировать его как .qxp
(не забыв проверить что отмечен Post-Synthesis netlist)?
-
:twak:
Да уж..., прошу прощения я выбирал по старинке ХС1 EPF10K50RC240, с EPF10K50SQC240 в квартусе проблем нет
Но в моем синтезаторе Synplify Pro 2009 EPF10K50SQC240 нет(..., я бы не хотел привязываться к квартусу..
Просто используй LPM блок csdpram
-
Я так понимаю, что в современной спецификации на шину Avalon нет сигналов Flow Control, я имею ввиду readyfordata и dataavailable.
Но у меня есть довольно старый компонент, который как раз и предназначается для чтения и записи данных с использованием DMA и который использует сигналы readyfordata и dataavailable.
Подскажите как обновить этот компонент для работы по современной спецификации. Какие есть замены для сигналов readyfordata и dataavailable?
Avalon Interface Specifications:
"Flow control is a deprecated feature. Altera recommends that you use the Avalon
Streaming (Avalon-ST) and the ready and valid signals for new designs."
-
Собственно как с Xilinx
Судя по этим скриншотам и по https://learn.mentor.com/library/hdl-design...TLU2xz/?topic=0
вангую что HDL Designer не поддерживает "IP Catalog" который сменил "MegaWizard"
начиная с Quartus v.14
-
Использовал ли кто-нибудь Microchip SST26W или SST26V как configuration flash?
Vitis + Vivado = JTAG fail
в Среды разработки - обсуждаем САПРы
Опубликовано · Пожаловаться
OK. Я хочу помочь другому разработчику перейти с v.2021.2 на v.2022.2.
У меня приличный опыт с Vivado но не с Vitis. Сразу возникает вопрос: как там с миграцией на новые версии?
Сразу наткнулся на такое:
000034935 - Vivado 2022.2 - CIPS IP fails when migrating from 2022.1
Предполагаю, что проблемы с миграцией есть не только в Block Design но и в конфигурации Zynq
У нас уже проблемы со сроками и если менять версию, то надо знать, насколько это просто/быстро