EugeneS

OK. Я хочу помочь другому разработчику перейти с v.2021.2 на v.2022.2. У меня приличный опыт с Vivado но не с Vitis. Сразу возникает вопрос: как там с миграцией на новые версии? Сразу наткнулся на такое: 000034935 - Vivado 2022.2 - CIPS IP fails when migrating from 2022.1 Предполагаю, что проблемы с миграцией есть не только в Block Design но и в конфигурации Zynq У нас уже проблемы со сроками и если менять версию, то надо знать, насколько это просто/быстро

Удалёнка решает вопрос с компиляцией, но проблема ведь в отладке, а там большой и тяжелый стенд

На этом компе есть и Vivado Lab 2022. Как результат выскакивают еще и предупреждения о несовмстимости hw_server Все потому, что моя плата (на Spartan-7) делалась уже на v.2022.2 а другая (Zynq US+) еще на v.2021.2 Дома у меня Linux, но на работе никто не согласен подключить комп под Linux к местной локалке

v.2021.2 Две платы, два JTAG кабеля. Каждый JTAG держит открытым свой target. Наблюдаю чудеса, когда все работает (ila,vio,mwr/mrd) и вдруг без причины отваливается JTAG. Отвал может быть тихий или с ошибками. Помогает только закрыть Vitis и Vivado а потом перетыкнуть JTAG кабели. Есть ли рабочее решение, типа по-хитрому сконфигурировать hw_server, понизить частоту JTAG, сменить версию позвонить в бубен ?

У тебя случайно Transceiver Configuration не в Basic вместо GbE стоит?

Проверь, что у тебя в проекте цепляется соответствующий .qip для remote_system_upgrade.

https://www.intel.com/content/www/us/en/programmable/quartushelp/17.0/hdl/vhdl/vhdl_file_dir.htm

syn_keep ?

Спасибо за напоминание. Но я года три назад ковырял похожие платы с GAL22V10 и PALCE610H со 100% успехом. Так что надежда есть.

Вот прочитаю я версию и дату прошивки... Производитель не сохранил прошивки 30летней давности, уже узнавали.

Продолжение и подробности: - есть две идентичных платы с PLD - на PLD наклейка с номером прошивки - нашел на производстве другой програматор (древний BP-1200), тоже считываются нули по всем адресам Кто знает как определяется наличие защиты в PAL/GAL? Не поделится ли кто рабочим способом (типа генератор паттернов на FPGA) восстановления прошивки? В ATF16V8B только 8 бит памяти, не считая комбинаторики.

Немного некрофилии ностальгии Читаю програматором снятый со старой платы ATF16V8B. Результат - успех, но считываются нули по всем адресам. Вопрос, почему нули. Может установлена защита? ЗЫ. Програматор нормально прочитал бывший под рукой TC57512A, кроме того ATF16V8B в списке поддерживаемых.

Приветствую! Захотелось поиграться с Questa Testplan, но застрял уже на этапе установки Questa Calc Extension. Extension Manager в LibreOffice отрабатывает, меню появляется но неактивно. Попробовал старую версию OpenOffice под wine - то же самое, Questa Calc Extension серый. Кто-нибудь запускал в Questa Functional Coverage под Linux?

Не обязательно. Если создавать IP в SOPC Qsys Platform Designer он сам наплодит библиотек.

Это не совсем нормальный Eclipse, но пакеты ::quartus::flow, ::quartus::project подключены https://insights.sigasi.com/tech/eclipse_tcl_support_in_sigasi/ Если получится, расскажи об успехе

Могу дать идею. 1. посмотреть ролик Automated generation of predefined SignalTap II Files for Arria 10 https://www.youtube.com/watch?v=oow9Fwzf_vA 2. найти в Quartus скрипты типа .\ip\altera\ethernet\alt_em10g32\MAC\stp\build_stp.tcl 3. написать свое по образцу 4. :santa2: :santa2: :santa2:

Года два, сейчас выглядит так https://www.altera.com/products/design-soft...a-software.html Кстати после того как Ментор убил Modelsim SE появилась поддержка Mixed-language support в Modelsim PE

Обычный конец команды. Вот я встретил в VHDL коде для ReFLEX DevKit такое: entity A10_FMC is generic ( DEVICE : string := "Arria 10" -- Target Device ; MIF_VERSION : string := "rom_id_version.mif" -- ; MIF_TIMECODE : string := "rom_id_timecode.mif" -- ; CONNECT_FMC_HA : integer range 0 to 12 := 12 -- ; CONNECT_FMC_HB : integer range 0 to 11 := 11 -- ; CONNECT_FMC_LA : integer range 0 to 17 := 17 -- ); port -- ( clk_100mhz_1 : in std_logic -- ; clk_100mhz_2 : in std_logic -- ; led_usr_red1_n : out std_logic -- ); end entity A10_FMC; Работает :rolleyes:

В тему: что означает строка -library "TMDS_RECEIVER" ? Варианты: - создать локальную область переменных - создать блок в иерархии проекта - трюк для многократного применения повторяющихся библиотечных элементов - ?

Я сделал так: - отметил в "more EDA netlist writer settings" maintain hierarchy - запустил EDA netlist writer - из полученного vho выгрыз нужный entity

Зачем задавать модуль как top, когда можно сделать design partition и экспортировать его как .qxp (не забыв проверить что отмечен Post-Synthesis netlist)?

Просто используй LPM блок csdpram

Avalon Interface Specifications: "Flow control is a deprecated feature. Altera recommends that you use the Avalon Streaming (Avalon-ST) and the ready and valid signals for new designs."

Судя по этим скриншотам и по https://learn.mentor.com/library/hdl-design...TLU2xz/?topic=0 вангую что HDL Designer не поддерживает "IP Catalog" который сменил "MegaWizard" начиная с Quartus v.14

Использовал ли кто-нибудь Microchip SST26W или SST26V как configuration flash?