EugeneS

Сконвертировать VHDL в C теоретически можно, только надо вначале написать VHDL не пользуясь всякими паралельностями и тп :laughing: Проще взять реализации на VHDL и C, загонять в них данные и потом сравнивать выхлоп. А если хочется чего-нибудь продвинутого, так есть HDL Verifier под Simulink.

Если ты о SCANSTA112, то это наследство от National Semiconductor.

Хотелось бы ошибиться, но Xilinx такой сервис не дает хоть и юзает TK в ISE. Пример - csejtagtk_example1.tcl

Средствами самого ПЛИСа - нет. Внешней терминацией можно. Схемы без номиналов ищи в appnotes TI например. Если конечно можешь расчитать или есть модели для симуляции в чем-нибудь типа Hyperlynx.

Если запускаешь не из GUI, то имеется системная переменная QUARTUS_ROOTDIR. В других случаях какой Quartus стартуешь, тот и работает.

А чем не устраивает родной quartus_pgm ? Пример: quartus_pgm --no_banner --mode=jtag -o p;/home/rpjday/neek/dl/tryout/web_server/cycloneIII_embedded_evaluation_kit_web_server.sof

А у тебя в каталоге проекта в *.mpf и *.ini есть строка others = $MODEL_TECH/../modelsim.ini ???

Если у тебя русская локаль в Linux, попробуй перейти на английскую.

Quartus хочет VREF, т.к. voltage-referenced. Для предыдущих чипов была глава Pad Placement. Сейчас там пишут только: юзайте Chip Planner и будет вам счастье.

На вскидку http://www.altera.com/support/kdb/solution...4282010_33.html http://www.alteraforum.com/forum/showthread.php?t=821 Я сейчас делаю проект с ASIC, где LVDS и VCC 1.8V Вопрос, позволит ли тебе Quartus назначить LVDS Напряжения смотри Table 1–20. Differential I/O Standard Specifications for Cyclone IV Devices

Здесь недавно обсуждали и пришли к тому, что для LVDS VCCIO неважен. Вроде бы для клоков есть VCC_CLKIN ?

Кроме SDC и QSF посмотри еще *assignment_defaults.qdf

В Modelsim частичная поддержка VHDL-2008 (смотри файл vhdl2008.note).

Смотрю data sheet M25PX16: VCC 2.3 V to 3.6 V single supply voltage 75 MHz operation is available only on the VCC range 2.7 V - 3.6 V Альтере надо максимум 50Mhz

Ага. И вот еще какая серия есть: M25PX - от 2.3V Micron, бывший Numonyx, бывший ST... :rolleyes:

Когда-то видел у Altera такой алгоритм: - считывание сектора в буфер - проверка, что запись возможна без стирания сектора - если да, дописывает, иначе правит буфер, стирает сектор, пишет сектор из буфера Но лучше проверь.

Чтобы не было сюрпризов, можно добавить hard bypass через 0 Ohm резисторы в параллель. А так да, можно цеплять в цепочку что угодно, если это нормальный JTAG, а не эмуляция.

Телепаты рекомендуют signal spy (modelsim_lib.util.init_signal_driver)

Возможно влияет разница в тайминге между реальными и виртуальными пинами. Также в Quartus II Handbook: > Altera also recommends that you add a maximum delay timing constraint for the virtual I/O > connections in each partition. > >Virtual Pin Timing Assignments in Design Partition Scripts >Design partition scripts use INPUT_MAX_DELAY and OUTPUT_MAX_DELAY assignments to >specify inter-partition delays associated with input and output pins, which would not >otherwise be visible to the project. В общем разница из-за оптимизации по времени.

Знакомые долго плясали с бубном над аналоговой частью DP83865... Еще среди альтернатив есть Vitesse, например VSC8641. У него и температура от -40

Может быть достаточным убрать из под WAIT UNTIL VSS_RESET='0'

В исходном посте написано: Как Modelsim оптимизирует gate-level с wait, можно гадать.

Как это нет? В самом Modelsim-e в examples\misc\ лежит. Смотреть addbutton.do , addmenu.do :laughing: :laughing: :laughing:

Попробуй применить "auto_global_clock off" на dreq. А Signaltap вообще не любит асинхронных к его clock'у сигналов. Если приспичило, создай другой instance и заводи через trigger in.

У Hynix лежат VHDL модели DDR2 SDRAM, еще есть FMF...