Перейти к содержанию

    

EugeneS

Свой
  • Публикаций

    181
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о EugeneS

  • Звание
    Частый гость
  1. Могу дать идею. 1. посмотреть ролик Automated generation of predefined SignalTap II Files for Arria 10 https://www.youtube.com/watch?v=oow9Fwzf_vA 2. найти в Quartus скрипты типа .\ip\altera\ethernet\alt_em10g32\MAC\stp\build_stp.tcl 3. написать свое по образцу 4. :santa2: :santa2: :santa2:
  2. QUOTE (Flip-fl0p @ Apr 17 2018, 08:20) А это в какой версии Modelsim есть поддержка двух языков ? Года два, сейчас выглядит так https://www.altera.com/products/design-soft...a-software.html Кстати после того как Ментор убил Modelsim SE появилась поддержка Mixed-language support в Modelsim PE
  3. QUOTE (RobFPGA @ Apr 10 2018, 03:05) Это всего лишь особенности TCL ... Ставте ; перед # и будет Вам комент как надо. Обычный конец команды. Вот я встретил в VHDL коде для ReFLEX DevKit такое: entity A10_FMC is generic ( DEVICE : string := "Arria 10" -- Target Device ; MIF_VERSION : string := "rom_id_version.mif" -- ; MIF_TIMECODE : string := "rom_id_timecode.mif" -- ; CONNECT_FMC_HA : integer range 0 to 12 := 12 -- ; CONNECT_FMC_HB : integer range 0 to 11 := 11 -- ; CONNECT_FMC_LA : integer range 0 to 17 := 17 -- ); port -- ( clk_100mhz_1 : in std_logic -- ; clk_100mhz_2 : in std_logic -- ; led_usr_red1_n : out std_logic -- ); end entity A10_FMC; Работает
  4. В тему: что означает строка -library "TMDS_RECEIVER" ? Варианты: - создать локальную область переменных - создать блок в иерархии проекта - трюк для многократного применения повторяющихся библиотечных элементов - ?
  5. QUOTE (RobFPGA @ Jan 31 2018, 15:50) ! Так с начала так и сделал - но вот как для этого .qxp получить simulation model? Я сделал так: - отметил в "more EDA netlist writer settings" maintain hierarchy - запустил EDA netlist writer - из полученного vho выгрыз нужный entity
  6. QUOTE (RobFPGA @ Jan 31 2018, 10:32) Приветствую! Постигаю задр...а премудрости Quartus. Возникла необходимость экспортировать design partition модуль и заодно сгенерировать simulation model для него. Если просто задать этот модуль как top и сгенерировать для него модель с помощью quartus_eda то естественно в модели будут IO буфера которые мне не нужны. А как сгенерировать такую модель для модуля лежащего ниже по иерархии я с наскока не нашел . Помогите бедному "студенту". Успехов! Rob. Зачем задавать модуль как top, когда можно сделать design partition и экспортировать его как .qxp (не забыв проверить что отмечен Post-Synthesis netlist)?
  7. QUOTE (addi II @ Jan 18 2018, 15:43) Да уж..., прошу прощения я выбирал по старинке ХС1 EPF10K50RC240, с EPF10K50SQC240 в квартусе проблем нет Но в моем синтезаторе Synplify Pro 2009 EPF10K50SQC240 нет(..., я бы не хотел привязываться к квартусу.. Просто используй LPM блок csdpram
  8. QUOTE (djhall @ Nov 23 2017, 09:13) Я так понимаю, что в современной спецификации на шину Avalon нет сигналов Flow Control, я имею ввиду readyfordata и dataavailable. Но у меня есть довольно старый компонент, который как раз и предназначается для чтения и записи данных с использованием DMA и который использует сигналы readyfordata и dataavailable. Подскажите как обновить этот компонент для работы по современной спецификации. Какие есть замены для сигналов readyfordata и dataavailable? Avalon Interface Specifications: "Flow control is a deprecated feature. Altera recommends that you use the Avalon Streaming (Avalon-ST) and the ready and valid signals for new designs."
  9. QUOTE (slawikg @ Oct 16 2017, 20:55) Собственно как с Xilinx Судя по этим скриншотам и по https://learn.mentor.com/library/hdl-design...TLU2xz/?topic=0 вангую что HDL Designer не поддерживает "IP Catalog" который сменил "MegaWizard" начиная с Quartus v.14
  10. Использовал ли кто-нибудь Microchip SST26W или SST26V как configuration flash?
  11. QUOTE (Nick Potapov @ Sep 25 2017, 09:51) Может быть поможет использование псевдонимов? alias clk_copy : std_logic is clk_original; применял, работает
  12. QUOTE (Flip-fl0p @ Aug 16 2017, 09:37) Стесняюсь спросить, а где эта настройка находиться ? Если в Quartus (settings -> libraries) то в Qartus у меня библиотеки добавлены. А вот в Modelsim я ничего похожего не увидел... У меня Modeslim ASE Сейчас проверил в Modelsim STARTER EDITION 10.5b, все на месте. simulation configuration - это не меню а часть проекта в Modelsim, оно создается так: "add to project" -> "simulation configuration"
  13. QUOTE (Flip-fl0p @ Aug 14 2017, 08:12) А автоматически это можно как-то сделать ? Я обычно запускаю Modelsim через Quartus и библиотеки в этом случае автоматом не подключатся. Может где скриптик какой подправить надо ? Выбрать simulation configuration -> properties -> libraries -> add
  14. QUOTE (doom13 @ Jun 26 2017, 17:40) И в корпусе DIP нету, а жаль Жалко что нет дешевого разъема под SOM. Но это и понятно - надо много пинов + signal integrity.
  15. QUOTE (Raven @ Jun 25 2017, 16:54) Откуда такие ожидания, позвольте спросить? 1. Для Cyclone 10 GX поддержка DDR3 прямо заявлена а для Cyclone 10 LP нет 2. Из общения с альтеровцами. Впрочем тут возможно ответ был о hard core а на soft core что-нибудь заведется, но учитывая что в Cyclone 10 LP нет IOPLL врядли. QUOTE (iosifk @ Jun 25 2017, 16:50) 2. А вот отличие таково... У Ксайлинкса есть библиотека примитивов и блоков, причем там дано достаточно много разновидностей блоков памяти. И эти файлы можно сразу вставлять в проект. А у Альтеры такие блоки надо генерить визардом. И визард генерит кучу файлов, с которыми довольно хлопотно разбираться... Альтеровские визарды защищать не хочется, а вот библиотека примитивов и блоков у Альтеры нормальная. Для меня использовать примитив типа ALT_INBUF_DIFF - экзотика, а вот вставить dcfifo проще чем генерить визардом или описывать в коде.