Jump to content

    

D-Luxe

Свой
  • Content Count

    334
  • Joined

  • Last visited

Community Reputation

0 Обычный

About D-Luxe

  • Rank
    Местный

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array
  1. Какое расширение имеет файл прошивки ПЛИС в среде Quartus II ??? У Xilinx файл прошивки имеет расширение - *.bit.
  2. Как в оптике передавать 3 потока данных: 1) TDM трафик 2) ETHERNET трафик 3) асинхронный канал UART ? Каким способом осуществляется передача ? Как делают умные люди ? Сильно не пинайте.
  3. Есть ли Ip Core для работы по Uart'у в плисах фирмы Altera ???
  4. Как осуществляется работа по SFP ( оптическим приемопередатчикам ) в ПЛИСах фирмы Altera ??? Есть ли IP Core для работы по SFP ???
  5. Где можно скачать сам IP core Triple Speed Ethernet ??? В интернете не нашел.
  6. Подскажите пожалуйста как быстро и эффективно поднять Ethernet на ПЛИС Altera Cyclone 5. Есть ли альтеровские ip core ? Заранее спасибо!
  7. Компилирую библиотеки Xilinx Core Lib с помощью утилиты Сompxlib командой . Утилита ругается: В чем может быть дело ?
  8. Подскажите реализацию двухчастотного FIFO на VHDL. Заранее спасибо!
  9. Требуется получить из частоты 33,333,333 Гц - частоту 5 МГц. Подскажите реализацию на VHDL делителя частоты. Заранее спасибо!
  10. Подскажите где можно найти последнюю версию XilinxCoreLib для Aldec Active HDL ??? Заранее спасибо!
  11. Подскажите как правильно реализовать нижеописанную схему. Отказывается работать нормально. Проблема в том что внутри процесса два условия: if( Clk='1' and Clk'event ) then и if ( x2_clk='0' and x2_clk'event ) then . По сути двухфронтовая схема. Как такая схема будет вести себя ??? Моделироваться правильно отказывается. process( Clk ) begin if( Clk='1' and Clk'event ) then case ReceiveSReg is when WaitStartBit => if( x16_clk='1' ) then if( RX='0' and StartBitCntEnable='0' and StartBitFound='0' ) then StartBitCntEnable <= '1'; StartBitCnt <= StartBitCnt + '1'; end if; if( RX='1' and StartBitCntEnable='1' ) then StartBitCntEnable <= '0'; StartBitCnt <= ( others => '0' ); end if; if( RX='0' and (StartBitCntEnable='1' or StartBitFound='1') ) then StartBitCnt <= StartBitCnt + '1'; -- Считаем такты x16 end if; if( RX='0' and StartBitCntEnable='1' and StartBitCnt > "1000" ) then -- Нашли 8 бит нулевых StartBitCntEnable <= '0'; StartBitFound <= '1'; end if; if( StartBitCnt = "1111" ) then StartBitFound <= '0'; ReceiveSReg <= DataReceive; end if; end if; when DataReceive => if ( x2_clk='0' and x2_clk'event ) then -- По спадающему фронту Counter <= Counter + '1'; end if; if( x2_clk='1' and x2_clk'event ) then -- По нарастающему защелкиваем данные RX_DataIn(CONV_INTEGER( Counter )) <= RX; end if; if( Counter="111" and x2_clk='0' and x2_clk'event ) then -- 8 бит сосчитано ReceiveSReg <= ParityBitReceive; end if; when ParityBitReceive => if ( x2_clk='0' and x2_clk'event ) then ReceiveSReg <= StopBitReceive; end if; when StopBitReceive => if ( x2_clk='0' and x2_clk'event ) then ReceiveSReg <= WaitStartBit; end if; when others => ReceiveSReg <= WaitStartBit; end case; end if; end process; Заранее спасибо!!
  12. Подскажите как перевести частоту передачи данных, выраженную в битах в секунду в Герцы ??? ( бит/сек - Гц ) Заранее спасибо!
  13. Вопрос в алдеке 6.3 подключаю либу proccommon 3.0 не хочет подключаться. # Error: COMP96_0059: muxf_struct_f.vhd : (134, 1): Library "proc_common_v3_00_a" not found. # Error: COMP96_0078: muxf_struct_f.vhd : (135, 9): Unknown identifier "proc_common_v3_00_a". # Error: COMP96_0055: muxf_struct_f.vhd : (135, 9): Cannot find referenced context element. # Error: COMP96_0078: muxf_struct_f.vhd : (136, 9): Unknown identifier "proc_common_v3_00_a". # Error: COMP96_0055: muxf_struct_f.vhd : (136, 9): Cannot find referenced context element. В чем дело ?
  14. Спасибо помогло. Вот еще вопросик. ERROR:NgdBuild:604 - logical block