Jump to content

    

Dootch

Свой
  • Content Count

    81
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Dootch

  • Rank
    Частый гость
  • Birthday 01/04/1988

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

1649 profile views
  1. Добрый день. В нашем проекте используется 4 16-разрядных ЦАП MAX5885 с токовым выходом. Задача состоит в сложении выходных сигналов. Первая мысль состоит в том, чтобы включить выходы ЦАП как показано на рисунке 7 из даташита на MAX5885, а затем подать положительные и отрицательные дифференциальные напряжения всех цап на схему параллельного сумматора на ОУ. Рисунки приложил. Но не покидает ощущение, что токовые выходы нескольких цап можно суммировать гораздо проще. Прошу подсказать нужную схему включения.
  2. Добрый день. На старом приборе имеется клемма заземления. В принципиальной схеме на этот прибор она именуется как ЯЫЧ.835.018. Интернет по этой информации ничего не дает, поэтому прошу опознать название клеммы. Интересует именно клемма российского производства, желательно с приемкой 5.
  3. Добрый день! Стоит задача имитации сигналов радиостанции РВМ. РВМ радиостанция одновременно передает на трех частотах: 4,996 МГц, 9,996 МГц и 14,996 МГц. На первом этапе нужно синтезировать сигнал, состоящий из суммы указанных синусоидальных частот. Опорной частотой выступает эталонный высокостабильный сигнал 100 МГц. Хочу попытаться все сделать внутри FPGA. То есть на вход подаю эталонные 100 МГц через компаратор, далее в FPGA формирую нужные отсчеты для ЦАП. Основная проблема в том, что все эти частоты не кратны между собой и не кратны с опорной частотой. Также синусоидальные частоты не должны быть округленными, а формироваться из опорки. Думал решить все в лоб: то есть вычислять сумму sin(2*pi*4996000*10нс*n)+sin(2*pi*9996000*10нс*n)+sin(2*pi*14996000*10нс*n), где n - это номер периода опорной частоты, но такое выражение в FPGA будет считаться очень медленно. Возможно есть более простые методы для решения подобных задач? Если так прошу подсказать где и что искать?
  4. Как я понял for at least the duration of tCFG это минимальное время, я держу low долго, секунды. Потом поднимаю nStatus сейчас не могу посмотреть пока
  5. Кстати сейчас проверил в Pin Connection Guidelines для циклона 4 для nCONFIG написано: Dedicated configuration control input. Pulling this pin low during user-mode will cause the FPGA to lose its configuration data, enter a reset state, and tri-state all I/O pins. Returning this pin to a logic high level will initiate reconfiguration. а для циклона 5: Pulling this pin low during configuration and user mode causes the Cyclone V device to lose its configuration data, enter a reset state, and tri-states all the I/O pins. A high-to-low logic initiates a reconfiguration. Если тут нет опечатки, то не совсем понятно как сделать high-to-low logic если он уже в low logic установлен когда я его сбросил.
  6. Да, включается,считывает конфиг из флэшки и запускается.
  7. MSEL у меня подключены как 10011, то есть POR Delay : Standard
  8. Читал, есть две версии 1. фраза When you use the nCONFIG pin in a passive configuration scheme, connect the pin directly to the configuration controller наводит меня на мысль что дергать ножкой nCONFIG можно только если я использую Passive configuration, а моя схема, приведенная выше с nConfig подключенной к внешнему контроллеру работать не будет. 2. фраза A high-to-low logic initiates a reconfiguration наводит на мысль, что после того как я подал на ножку ноль и FPGA сбросилась мне надо подать переход high-to-low для запуска процесса реконфигурации. И какая версия верна?
  9. Добрый день, Имеется плата с Cyclone V. Конфигурация FPGA и/или EPCQ работает по схеме: Есть необходимость периодически сбрасывать FPGA внешним микроконтроллером. Для этого нога nCONFIG подключена к выводу контроллера. При установке контроллером нуля FPGA переходит в состояние сброса. Чтобы вывести из состояния сброса контроллер переводит ногу в Z-состояние, соответственно nCONFIG подтягивается к единице, но FPGA уже не выходит из сброса и не начинает реконфигурацию. В Cyclone® V Device Family Pin Connection Guidelines написано: Pulling this pin low during configuration and user mode causes the Cyclone V device to lose its configuration data, enter a reset state, and tri-states all the I/O pins. A high-to-low logic initiates a reconfiguration. Прошу объяснить где я заблуждаюсь и как мне вывести FPGA из сброса без отключения/включения питания.
  10. Я в начале топика для простоты указал, что сигналов два, на самом деле их 8. Прошу прощения за неточность. Идея в том, что счетчик крутится по кругу непрерывно, а из значений регистров вычисляется временной интервал между любой парой сигналов.
  11. Для количества измеряемых импульсов больше двух в голову приходит только такая схема: И счетчик и регистры получают на синхронизацию один и тот же тактовый сигнал, регистры имеют вход разрешения работы на который поступает сформированный по предложенной Вами схеме edge detector сигнал, правда схема edge detector немного изменена (добавлен второй триггер перед инвертором)
  12. Спасибо, а если увеличить число измеряемых импульсов до восьми? В общем случае кажется нужно прописать некий констрейн.