Jump to content
    

Caruso

Участник
  • Posts

    115
  • Joined

  • Last visited

Reputation

0 Обычный

About Caruso

  • Rank
    Частый гость
    Частый гость
  • Birthday 06/24/1985

Контакты

  • Сайт
    Array
  • ICQ
    Array

Recent Profile Visitors

2,902 profile views
  1. Спасибо, как - то не очень нравятся характеристики ЦАПа. Решили вернуться к AD9142. Этот старичок имеет шину LVDS 16 бит и DDR 250Мгц и позволял формировать полосу 250 МГц.
  2. Но если у меня цифровая шина типа DDR, то есть ЦАП забирает данные и по фронту и по срезу, то частота DCI должна быть 615МГц. Так? Уточняю: DCI это частота которая идет с ПЛИС в ЦАП вместе с шиной данных.
  3. Всем привет. Пытаюсь разобраться с ЦАП - ом AD9122. Как я понял это квадратурный интерполирующий ЦАП с квадратурным модулятором. Хотелось бы понять какую максимальную полосу сможет обеспечить ЦАП. На странице 40 pdf есть таблица согласно которой максимальная полоса 300МГц при условии отключения всех интерполяционных фильтров. Шина данных 16 бит, DDR, (есть еще сигнал frame, но он не применяется когда шина 16 бит). С какой частотой я должен выдавать данные на ЦАП с ПЛИС чтобы обеспечить эту полосу? AD9122.pdf
  4. 32 Бита это квадратуры IQ по 16 бит каждая, выходят с фильтра Гилберта.
  5. Всем привет. Начну из далека. Нами была разработана электронная плата для ЦОС. На плате установлены ПЛИС серии Kintex7, DAC с полосой 250MГц/32бит, ADC с полосой 250МГц/32бит, 1 слот SODIMM для установки DDR3 1GB. На плате, кроме того, выведен порт PCI (4 линии Gen2) для подключения к материнской плате с ОС Linux. Глобально необходимо реализовать 2 задачи. Первая задача - запись потока с ADC в host. При этом необходимая длительность записи не более 1 секунды. При полосе сигнала 250МГц и ширине 32 бита получается поток поступающий в PCI 1GB/s. Для этого в ПЛИС применяем ядро XDMA, которое имеет вход AXI Stream c2h. К этому входу мы и подключили поток с ADC, конечно через FIFO. Исходили из того предположения, что скорость PCI значительно выше нашего потока и поставленное нами FIFO компенсирует различие скоростей. Вроде бы все заработало и мы можем читать данные больших размеров. Достоверность данных пока не проверяли. Вторая задача все тоже самое но наоборот. Запись с host в DAC. Объемы данных те же. Пытались реализовать это тем же способом, т.е. через FIFO. И вот тут-то выяснилось, что PCI по своей инициативе периодически приостанавливает передачу данных на довольно длительное время (иногда тысячи тактов при частоте 125М), убирая сигнал TVALID с линии. Никакое FIFO не сможет компенсировать такие паузы. Вероятно та же самая проблема возникает и в первой задаче, просто мы не проверяли данные на достоверность. Я понимаю, что напрашивается решение применять DDR3, как промежуточный буфер для чтения и записи. Но перед этим хотелось бы уточнить, есть ли какие - либо способы убрать эти гигантские паузы со стороны hosta, прежде чем ввязываться в эту войну с DDR?
  6. Здорово! И сразу вопрос про "эталонный" FSM. Реализация его должна быть какой-то отличной от проверяемого FSM? А что если в нем тоже ошибка?
  7. А какая разница. Вообще у меня есть модуль верхнего уровня с именем top. В него входят сам FSM с именем FSMprobe и testbench с именем FSMprobe_tb. Вот схема:
  8. Всем привет. При изучении SystemVerilog написал простой FSM на 4 состояния, как в тестовом задании из книги Д. Томас "Логическое проектирование на SystemVerilog". Но нет понимания как автоматизировать тестирование. Я понимаю, что правильный вариант проверить все возможные переходы между состояниями. Но таких переходов может быть очень много в случае сложного автомата и задавать все переходы вручную не представляется возможным. Как это делается?
  9. Вот именно так я и хочу сделать. Нюанс в том, что этот сдвиг, вероятно, будет меняться во времени из - за внешних факторов. Потому процесс калибровки процедура не разовая, а периодическая.
  10. Не совсем понял, что вы хотите сказать. Смотрите, если я хочу калибровать каждый из 8 каналов, которые присутствуют на плате по отдельности (то есть калибровать с разделением во времени: сначала первый канал, потом второй и т.д.), то как я обеспечу им синфазную калибровочную частоту? Единственный способ это подавать один и тот же сигнал на все 8 каналов и в один и тотже момент времени захватывать этот сигнал. Мне нужно получить информацию - чем каналы отличаются друг от друга.
  11. Да. вероятно этот этап тоже присутствует. Но дело вот в чем. Калибровки со временем могут уплывать. Связано это, допустим, с прогревом микросхем или с их старением, с настройкой. Производитель AD9361 встроил в свой чип механизм калибровки и рекомендует его запускать каждый раз при изменении температуры чипа или при изменении ПЧ и т.д. Моя калибровка охватывает не только чип AD, но и остальную часть схемы от AD до разъема на плате. Так вот мне эту калибровку тоже необходимо будет делать периодически, я так полагаю.
  12. Спасибо. Пока возьму паузу на обдумывание.
  13. Да, признаю, это и имелл ввиду. Первый раз с db работаю. Так в том то и дела, что эта разница фаз все портит. Смотрите, я пускаю этот калибровочный сигнал на вход приемника AD. Получаю некий коэффициент (вектор). Этот вектор я потом буду суммировать с полезным сигналом. Я должен колучить калибровочные коэффициенты для каждого канала и всегда буду их учитывать при приеме полезного сигнала по каждому из каналов. Таким образом хочется избавиться неодинаковости приемных каналов. Вот такие у меня мысли. Попробую сделать макет своего делителя.
  14. Ну, во первых, коэффициент передачи не имеет размерности и равен Uвых/Uвх = 0.124. Изменение выходной амплитуды гармонического сигнала в 0.124 раза, соответствует изменению мощности в 0.0154 раза, что соответствует ослаблению на 18 dbm. Что не так с моими рассчетами? Идея калибровочного сигнала, что бы он был идентичен по фазе и амплитуде для каждого приемника AD. Идеально, чтобы это был один и тот же сигнал. Готовые делители мощности хорошо, но они дают расбаланс фаз до 5 градусов. Вот вопрос будет ли мой делитель на резисторах давать лучший результат по фазам? Использовать 2 выхода синтезатора - хорошая идея. Уточню по поводу синхронности выходных частот
×
×
  • Create New...