Jump to content

    

maxics

Участник
  • Content Count

    248
  • Joined

  • Last visited

Community Reputation

0 Обычный

About maxics

  • Rank
    Местный

Recent Profile Visitors

2698 profile views
  1. Столкнулись с проблемой. На плате установлен Artix7, SODIMM DDR2, АЦП LTC2195. Сигнал с АЦП пишется в DDR2 (200 МГц), а потом по ETHernet 1G передается в комп. В ПЛИС реализован контроллер MIG. При анализе спектра входного сигнала видим устойчивый сигнал (с небольшими колебаниями по мощности)10 децибел на частоте 13 МГц. Если отключить в ПЛИС контроллер MIG и лить данные с АЦП сразу в LAN через FIFO, то эта проблема исчезает. В чем может быть причина?
  2. Как в этом случае подключить диф. линии CDCLVP1204 и ADC (LTC2195)? До этого стоял CDCLVD1204 (LVDS), перед АЦП ставил 100 Ом меджу диф. парой. LVPECL как подключить? Эквивалентная схема LTC2195:
  3. Т.е С генератора SI570 такт (112 МГц) поступает на LVPECL буфер CDCLVP1204, у него 4 выхода, три из которых идут на АЦП и FPGA (необходимы будут резисторные делители перед АЦП и ПЛИС для конвертации в LVDS). 4-й выход в single ended и сразу на коаксиал? На приемном конце трансформатор типа TC1-1-13 и подключить к CDCLVP1204. Так предлагаете?
  4. Какой буфер лучше поставить, чтоб передать пол PECL, и принять его на другом конце? Цепочка получается следующая: С генератора SI570 такт (112 МГц) поступает на LVDS буфер CDCLVD1204, у него 4 выхода, три из которых идут на АЦП и FPGA. 4-й выход необходимо преобразовать из LVDS в LVPECL и single ended передать по коаксиалу. На приемном конце необходимо принять и подключить к CDCLVD1204. Посоветуйте решение, схемку или какие буферы преобразователи постfвить на передающем и приемном концах?
  5. Стоит задача синхронизировать две одинаковые платы. На платах установлена ПЛИС Artix-7. Нужно вывести двунаправленный сигнал на разъем SMA с минимальной задержкой. Расстояние до второй платы не более 50 см. Какой буфер лучше поставить или можно ограничится резистором? Также с платы нужно вывести такт на разъем SMA c LVDS генератора. Для этого поставил SN65LVDS4 для конвертации из LVDS в LVCMOS. Нужно-ли ставить доп. усилитель для передачи такта до 50 см?
  6. MT25QU в этом случае сможет безнаказанно принимать данные от 14 банка, а вот сможет-ли 14-й банк в обратку принять вопрос?? Исходя из таблицы, получается макс напряжение 1.5+0.3 = 1.8 В граница максимума... Придется наверное ставить преобразователь, банки DDR и 0 банк запитывать от 1.5 В...
  7. У них DDR заведена на 33,34,35 банки, а 14 банк, где конфигурационные пины, подключен к 3.3 В, как и сама Флэшка. У меня в 14 банк подключен к DDR, поэтому Vcco этого банка я должен подключить к питанию DDR. В этом и проблема
  8. Получается, что 0, 14, 15 и 16 Банки я должен запитать от 1.5 В... Но в этом случае я не смогу использовать DDR3L с питанием 1.35 В, т.к минимальное напряжение Vref JTAG - 1.35 В
  9. Разрабатываю устройство с ПЛИС Artix-7 в корпусе FGG484. На плате также установлен DDR3 Sodimm, подключенный к банкам 14, 15,16. Vcco этих банков должно быть 1.35 V или 1.5 V в зависимости от установленной планки. Проблема в том, что конфигурационные пины флэшки также подключаются к 14 банку. Флэшку выбрал MT25QL256, ее питание 3.3 V, поэтому для согласования уровней ставлю Level Translator MAX3023. Вопрос, к какому напряжению я должен подключить Банк 0, в который заводятся сигналы с JTAG и CCLK для флэшки?