Jump to content

    

M@kar

Свой
  • Content Count

    64
  • Joined

  • Last visited

Community Reputation

0 Обычный

About M@kar

  • Rank
    Участник

Контакты

  • Сайт
    Array
  • ICQ
    Array
  1. drcExtractRules( layerDefs( "df2" metal1 = layer( "metal1") ....... m1_pin = pinText("metal1") ) Так пробовали?
  2. Правильно понимаете, это среда рабочего стола. Можете начать с Fedora, как вам написали выше. Но это дело индивидуальное, везде свои +/- и свои грабли.
  3. Есть такая проблема. Либо не видит шрифты, либо не хватает библиотеки. Смотрите log-файл в папке ./vnc-cds в домашнем каталоге.
  4. Если схемы не сложные, то можно работать непостредственно со spice netlist-ами. Я не пробовал, но есть подозрение, что его можно импортировать и сгенерировать schematic view.
  5. Доброго всем времени суток. Подскажите поставщиков Cadence IC в России.
  6. Доброго времени суток. При выращивании структуры с помощью sprocess сталкиваюсь со следующей ошибкой после генерации SnMesh: invalid face. Что-то нигде не могу найти что это значит, менял несколько раз шаг сетки, заданной с помощью refinebox - не помогло. Не сталкивались с этим? Заранее благодарен.
  7. Попробуйте поставить этот пакет http://rpm.pbone.net/index.php3/stat/3/sro...x11-fonts-75dpi и создать символьные ссылки на установившиеся шрифты, но они, вроде, уже установлены у вас.
  8. Здесь у вас осуществляется циклический сдвиг вправо (циклический сдвиговый регистр). Значение нулевого разряда переписывается в 15-ый разряд, а остальные сдвигаются вправо. Здесь пример есть, как это выглядит: http://ru.wikipedia.org/wiki/%D0%91%D0%B8%...%B2%D0%B8%D0%B3
  9. parameter data = 16'b1111_0000_0000_1111; А так не пробовали задавать? Если делать по-вашему, то он, видимо, будет матрицей 16 на 16.
  10. Так что работайте с одним фронтом :rolleyes:
  11. Тогда так можно сделать: always @(posedge clk or negedge clk) begin Но в реальных устройствах так лучше не делать.
  12. Вам нужно сделать синхронизацию по фронту, тогда все будет работать: always @(posedge clk) begin module m1(clk, d0, d1, d2, d3, out, counter); input wire clk; input wire d0, d1, d2, d3; output reg out = 0; output reg [3:0] counter = 0; always @(posedge clk) begin counter <= counter + 1; end endmodule
  13. Обращал внимание автора на это, он говорит так и надо. Спасибо вам за пример, а то я так и не сообразил.