Dmitry_B
-
Постов
245 -
Зарегистрирован
-
Посещение
Сообщения, опубликованные Dmitry_B
-
-
On 7/26/2022 at 10:03 PM, nice_vladi said:
Еще можно посмотреть доки и увидеть заявленные величины. Или купить (найти) отладочную плату и на ней потестить.
В доках никак найти не можем, отсюда и вопрос
-
On 7/26/2022 at 8:31 PM, nice_vladi said:
Осцилографом..?
Хотелось бы до того, а не после того, как будет все изготовлено.
-
Как определить джиттер сигналов, которые выдает ПЛИС Xilinx?
-
2 hours ago, yes said:
правильно ли я понял:
если есть один сплошной слой VCC (не соседний с сигнальным слоем), то разницы нет
но если слой VCC не сплошной, то есть в конкретном этом случае С-образный, где по краям С стоят дайвер и приемник (ну то есть VCC это IO, а питание ядер в середине этого С-образного полигона), то это не очень хорошо (повторюсь, несмотря на сплошные слои GND, которые находятся между сигнальным слоем и слоем VCC).
есть ли какая-то публикация или модель (ПО / CAD) где можно увидеть вот это нехорошо? не хотелось бы чтобы это было ADS (потому что я не смогу с ней разобраться ради этого случая), но может есть какие-то простые иллюстрации типа "вот смотри"
???
Нет. Я имел ввиду сигнальную дорожку, находящуюся между двумя экранными слоями, один из которых - GND, к которому подключены и передатчик, и приемник, а второй - либо тот же GND, либо VCC (питание и передатчика, и приемника).
Если же у Вас слой GND между сигналом и VCC, то наличие слоя VCC роли не играет, зато важно, что соседствует с сигнальным слоем с другой стороны. Если сигнал на Top или Bottom, то беспокоиться не о чем.
-
Если слой VCC сплошной и возле микросхемы - передатчика и микросхемы - приемника есть конденсаторы VCC-GND, то разницы с GND-GND нет.
Если слой VCC разделен на области, то сигналы должны идти над/под областью питания, являющейся общей для передатчика и приемника - разницы со структурой GND-GND опять не будет.
При невыполнении этих условий разница будет, и она зависит от большого количества факторов, которые трудно учесть.
-
Пара вопросов по использованию Allegro PCB Router:
- возможно ли, и как именно, задать трассировщику выравнивание длин дифпар?
- как задать тип переходных отверстий слой-слой?
По последнему пункту: директива Select назначает тип ПО для всех переходов сразу; попытка задать несколько типов ПО приводит к странным результатам в таблице межслойных ПО, наблюдаемым в окне сообщений трассировщика.
-
On 8/23/2021 at 7:39 PM, starter48 said:
Открой окно Modify (Complex) и установи Shape=No Connect для ненужных слоёв Int2,Int3...Bottom, как а рисунке ниже...
И тут оказывается, что на слоях типа plane, расположенных ниже int1, нарисован бублик вокруг центра несуществующего в этом слое отверстия, хотя стравливать там медь вовсе не нужно.
Мне больше понравилось задать в непросверленных plane овал/эллипс нулевого диаметра. Что при этом передается в Specctra, правда, не проверял.
-
Спасибо за участие.
Просто был ошибочно введен plane с тем же именем цепи, которое имеет слой.
-
Пробовали? Получилось?
И - получалось ли при размещении Large - компонента на TOP, а Capacitor - на BOTTOM?
У меня - не работает: делает переходные отверстия для планарных выводов обоих компонентов на соответствующий слой plane, вместо ожидаемого соединения между собой посредством одного ПО на plane. Правда, это при размещении одного компонента на TOP, а другого - на BOTTOM.
-
Действительно, plain - сплошная медь. Графика на этом слое - области травления.
Странно то, что DRC не признает соединения с этим слоем переходных отверстий, хотя графический редактор отображает соединение со слоем крестом соответствующего цвета. DRC сообщает, что со слоем не соединено ни одного переходного отверстия.
-
Just now, Zig said:
Нарисуйте полигон (Place Polygon) поверх пада, подключенного к какой-либо цепи и выполните команду Utils - Reconnect Nets...
Полигон подключится к этой цепи.
Полигоном в отличии от cooper poor удобно пользоваться при проектировании СВЧ линий. Когда нужно точно установить размеры злемента печатной платы.
В описании PCAD говорится, что полигоны предназначены для несигнальных слоев.
Слой типа plain хорош тем, что его понимает автотрассировщик SPECTRA, в отличие от полигонов и copper pour'ов.
-
Команда - place plain.
Нужна ли такая заливка? Можно и полигон нарисовать, его можно залить, только он не позволяет выбрать имя цепи, к которой его надо подключить - в отличие от place plain.
Аналогичный объект - cooper poor - заливается, и это нужно.
-
Добрый день.
Решил попробовать использовать модель трансформатора Т1-1Т на основе S- параметров. Модель взял у производителя. HL при считывании файла модели выдает предупреждения, что трансформатор не пассивен и non-casual - не-причинный, видимо.
Кто-нибудь пробовал использовать такие модели? В чем тут дело?
-
-
Попробую поискать Modelsim AE...
-
Опубликовано · Изменено пользователем Dmitry_B
Описка · Пожаловаться3 hours ago, new123 said:Наверное надо решать как то вот этот вопрос. Чтобы была симуляция. Сам я OpenCore Evalution не симулировал, только юзал sof с временным ограничением 1 час
Симулятор в Quartus работает, но туда не подключишь тестбенч с моделью SDRAM, а поэтому ничего интересного получить нельзя. Моделированию в Modelsim мешает мелкая пакость.
-
4 minutes ago, new123 said:
Файлик под лицензией MegaCore, он вам и sof даст на один час всего
Хотя бы так.
-
-
Помогите разобраться.
Работаю в Quartus 9.1, пробую использовать контроллер SDRAM2. Для проверки функционирования использую автогенерируемый Testbench и Modelsim.
Не получается, поскольку один из файлов, сгенерированных wizard'ом, а именно Auk_ddr_hp_controller.vhd, зашифрован. Кто-нибудь сталкивался с этим?
-
Just now, RobFPGA said:
Приветствую!
Еще этот клок должен быть стабильным - если клок идет с PLL то на симе вы можете получать моменты когда это нет так. Time analizer же видит только статическую картину.
Удачи! Rob.
Очень любопытное замечание. Симулятор учитывает джиттер PLL?
Правда, к моему случаю это не относится: сигнал формируется тестбенчем и подается напрямую, то есть - идеальный.
Хотя, если дело дошло до моделирования джиттера, то почему не предположить, что моделируется и джиттер буферного усилителя клока...
-
Опубликовано · Изменено пользователем Dmitry_B · Пожаловаться
16 hours ago, lexx said:Может что-то из констрейнов не было задано, или же клоки с разной частотой и, в итоге, расходятся?
Клок источника и приемника данных один и тот же. Какие еще констрейнты, кроме частоты клока, необходимы в этом случае?
-
Конечно, я имею ввиду постимплементное временное. Вот и задумался, что может быть не так.
-
Поделитесь пожалуйста опытом, встречались ли вы с таким явлением:
в констрейнтах задан клок;
имплементация выдает "all requirements are met";
при моделировании выдаются предупреждения, что нарушены условия setuphold.
Сообщения относятся к входу адреса блока RAM, адрес поступает с регистра, который тактируется тем же клоком, что и RAM.
-
On 10/26/2019 at 3:26 PM, RobFPGA said:
Приветствую!
А теперь понятно
У вас оптимизация включена по умолчанию Поставьте xsim elaborate debug_level в all и будете видеть все потроха.
Удачи! Rob.
Точно.
Большое спасибо за помощь.
Джиттер выходных сигналов ПЛИС
в Работаем с ПЛИС, области применения, выбор
Опубликовано · Пожаловаться
Спасибо за помощь.