Jump to content

    

Dmitry_B

Участник
  • Content Count

    225
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Dmitry_B

  • Rank
    Местный

Recent Profile Visitors

2072 profile views
  1. Очень любопытное замечание. Симулятор учитывает джиттер PLL? Правда, к моему случаю это не относится: сигнал формируется тестбенчем и подается напрямую, то есть - идеальный. Хотя, если дело дошло до моделирования джиттера, то почему не предположить, что моделируется и джиттер буферного усилителя клока...
  2. Клок источника и приемника данных один и тот же. Какие еще констрейнты, кроме частоты клока, необходимы в этом случае?
  3. Конечно, я имею ввиду постимплементное временное. Вот и задумался, что может быть не так.
  4. Поделитесь пожалуйста опытом, встречались ли вы с таким явлением: в констрейнтах задан клок; имплементация выдает "all requirements are met"; при моделировании выдаются предупреждения, что нарушены условия setuphold. Сообщения относятся к входу адреса блока RAM, адрес поступает с регистра, который тактируется тем же клоком, что и RAM.
  5. Данные с частотой 250 МГц на вход не подаются. Это всего лишь упражнение на освоение Vivado и Xilinx. Вот и я на это надеялся. Но в текстовом описании на Verilog'е, при выделении имени нужного триггера (примитив FDCE) и нажатии правой кнопки мыши, меню "добавить в wave" неактивно. Мне удается добавлять только имена входных сигналов триггера. Имя входного сигнала на входе С - выходной сигнал буфера clock, и это не слишком интересно.
  6. Вы обсуждаете мои мотивы? Извольте: мне это интересно. Утверждение из отчета Timing analiser. Задержка около 3 нс от входного контакта. Отличие - десятки пикосекунд. Частота для пробы 250 МГц.
  7. Встроенный симулятор Vivado легко позволяет вывести в окно моделирования сигналы из HDL - описания post-imlementation проекта. Но вот проблема: сигнал clock можно отобразить как выход внутреннего усилителя и как сигнал входного pin'а. Задержка распространения clock'а от выхода буферного усилителя до входов многочисленных триггеров проекта велика и несколько отличается для разных триггеров. Можно ли вывести на временную диаграмму сигналы тактовой частоты на входах самих триггеров?
  8. Дайте пожалуйста ссылку на полное описание языка создания constraints Synopsys.
  9. Пробовали ли использовать симулятор Modelsim из Vivado HLS? Если у кого получилось, сообщите пожалуйста какие версии Vivado и Modelsim.
  10. Еще один вопросик появился: где взять IBIS - модель JESD204B выходов АЦП? В предоставленой ADI модели эти выводы описаны крайне странно: ни вольтамперной характеристики, ни Ramp.
  11. Интересует имя IBIS - модели входа GTX интерфейса. У Xilinx-7 много моделей, какую выбрать? Может, где-то есть описание/рекомендации?
  12. Кто-то разбирался? Интересуют номера контактов, на которые выведено управление номером активного FTW (частоты настройки управляемого генератора). В микросхеме хранится 16 значений, в datasheet (раздел NCO) нарисовано 4 контакта для их выбора, но на изображении корпуса в наличии только 2, со странными названиями A0, B0. В описании программно-доступных регистров можно найти упоминание еще двух: А1 и В1, но ни в таблице описания контактов, ни на изображении корпуса их уже нет. Допустим, как-то удастся обнаружить, на какие контакты выведены А1, В1; все равно останется неясным, что надо подавать на A0,A1,B0,B1 чтобы выбрать FTW3, например. Какой из них младший-старший?