Перейти к содержанию

Ezhen

Участник
  • Публикаций

    31
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Ezhen

  • Звание
    Участник

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    С-Петербург
  1. На сайте нашел раздел с package files, в них есть название цепей, пины, принадлежность к банкам и т.д., но нет колонок с задержками, к сожалению. Спасибо за помощь!
  2. Коллеги, возникла небольшая проблема с трассировкой DRAM для Zynq-a. Мне надо учесть задержки в корпусе для правильного выравнивания линий в шинах, а достать эти задержки можно только из Vivado. Проблема в том, что чип XC7Z045 не поддерживается в бесплатной версии Vivado и сгенерить на него файл с задержками не получается. На XC7Z030 и ниже получается, а на XC7Z045 и выше - нет. Может кто-нибудь у кого нет таких глупых ограничений сгенерировать и запостить такой файл? Вот инструкции с форума Xilinx, как это сделать в гуи и в TCL консоле: 1) Open any design in Vivado, either RTL, Netlist or Implemented. Then select Export > I/O Ports > CSV. You will see all of the min and max package delays for each pin. The min/max trace delays are also displayed in the Package Pins window for every package pin within two separate columns. Similarly you can select File->Export I/O ports to get a CSV type spreadsheet with the delays included. 2) If there is no project you can use the following Tcl commands: link_design -part <part_number> write_csv <file_name> Для моего случая это по идее будет: link_design -part xc7z045ffg900-2 write_csv flight_time Спасибо за помощь!
  3. Цитата(prig @ Mar 13 2014, 13:09) Микрел? Да ну его. Слишком большой процент заморочек (не с конкретно этим типом, а вообще). Мы от него практически полностью отказались. Ну, народ выше дает и положительные отзывы. Цитата(prig @ Mar 13 2014, 13:09) А лучше один раз озаботиться на предмет NDA с тем же Марвелом и не морочить себе голову. NDA можно подписать под что угодно, если речь о такой мелочёвке. Неделю назад оставил заявку на их сайте, пока игнорят. Написал еще в Московский офис Авнет. Подписание NDA небось еще занимает кучу времени, а сроки, как обычно, горят.
  4. ЦитатаНе парьтесь, ставьте 1111, если не лениться, то документацию можно найти секунд за 30. Слишком он избыточный, большой и прожорливый. Доку нашел быстро, но 2004 года. Взял бы более современные чипы Marvell, если бы не NDA. ЦитатаПосмотрите LAN8820 Сам не использовал, доставаемость не знаю. Вроде неплохой чип, но доставаемость похоже не очень. Цитатаksz9021rn даже с индустриальной температурой. О, вот это нормальный вариант. Точнее даже KSZ9031RNX. Дешевый, доступный, без NDA, простой корпус QFN48, поддерживает 1.8В со стороны RGMII, поддерживает Wake-On-LAN (в отличие от 88e1111) - все что надо. И кушает умеренно. Его наверное и возьму. Всем спасибо за наводки!
  5. Коллеги, посоветуйте PHY на 1G под RGMII и без NDA. Желательно что-нибудь попроще и поменьше, с доступной документацией и нормально доставаемое в штучных партиях.
  6. Цитата(_Anatoliy @ Dec 17 2010, 13:54) А в чём надписи на картинках делаете? Просмотрщик FastStone. Freeware. У него там, в частности, есть набор функций для подрисовывания к имеющимся изображениям.
  7. Цитата(DmitryR @ Dec 16 2010, 11:30) Потому что бывает явление резонанса, например. Вот у вас сейчас в линии при моделировании фронта есть затухающие колебания - попробуйте в линию подайте меандр с частотой этих колебаний. Ну я об этом и говорил. Меандр полезен для проверки линии на конкретной рабочей частоте. А качество согласования линии самой по себе лучше видно на переходном процессе. Цитата(DmitryR @ Dec 16 2010, 11:30) Потому что повсюду есть еще как минимум заметные емкости (например, емкость входа - 5 pF примерно), а возможно и индуктивности - линия-то у вас немаленькая заявлена. Что касается LVCMOS - попробуйте поставить ему максимальный ток (что требуется для получения крутого фронта при частотах более 100 МГц) и согласовать на пятнадцатисантиметровую трассу. Да, виноваты паразиты. Изменил входную емкость приемника в ИБИС-модели до нуля и все стало идеально. На рисунке приведены варианты с входной емкостью LVDS приемника 8 пФ (исходная) и 0 пФ. Спасибо, что помогли разобраться!
  8. Цитата(DmitryR @ Dec 16 2010, 09:32) Подвоха нет - важно то, что на приемной стороне, а там все хорошо. На приемной стороне тоже не совсем все хорошо. Выброс более 10%. Для практики может и нормально, но не понятно откуда взялось. Почему появилось отражение, если все согласовано? Те же LVCMOS ведь согласуются идеально Цитата(DmitryR @ Dec 16 2010, 09:32) Однако могу посоветовать моделировать не edge, а oscillator или еще лучше PRBS и смотреть глазок, потому что edge в данном случае дает очень приблизительное представление о качестве линии. Не могли бы Вы пояснить, почему качество линии лучше выявляется при подаче меандра, а не единичного скачка? Я думал наоборот - проверяя линию по фронту мы, грубо говоря, получаем переходную характеристику линии, в которой увидим до конца весь переходный процесс (все отражения). Это и показывает нам качество всех согласований. А подавать такт полезно, когда надо проверить, как отражения сложатся при конкретной рабочей частоте. Так или иначе, результат для фронта, такта и глазковой диаграммы примерно совпадает. Приложенные графики построены для приемника при той же схеме.
  9. Цитата(Boris_TS @ Dec 15 2010, 21:15) Ну вот например, если обратиться к документу Spartan-6 FPGA SelectIO Resources и залезть в раздел Internal Termination, то можно найти, что супостат рисует 2 линии с собственным волновым сопротивлением 50Ом, а не 62.3 - как у Вас. Думаю отсюда и все заморочки. В принципе у Вас несколько переменных, толщина проводника, зазор между ними и толщина между слоями - и всего 2 ограничения: 50 Ом у каждого проводника персонально и 100 Ом - дифференциально. Вроде можно подобрать такую конфигурацию проводников, чтобы это всё выполнялось (ну, в крайнем случае: выполнялось с приемлемыми допусками). Попробуйте с этой стороны подойти к вопросу. Я делал несвязную диф.линию - 50 Ом линии без связи по боковой стороне, т.е. то, о чем Вы говорите. Результат аналогичный.
  10. Попытался тут сгенерить IBIS модель в ISE и обнаружил, что LVDS приемники в модель не попадают. LVDS драйверы и всякие LVCMOSы при этом транслируются нормально. Это кривые руки или кривой ISE? Или есть какая-то хитрость? ISE 12.3, Spartan-6. Потом накидал простую схемку в Hyperlynx. LVDS передатчик (модель для Virtex-4) + диф.линия 100 Ом + нагрузка 100 Ом и такой же LVDS приемник (см. рисунок) . Вроде все должно быть согласовано, однако возникают вполне ощутимые отражения. В чем подвох?
  11. Цитата(AJIEKCEu @ Dec 1 2010, 19:45) XAPP1071(http://www.xilinx.com/support/documentation/application_notes/xapp1071_V6_ADC_DAC_LVDS.pdf) Говорит, что используя примитив ISERDES даже на не особо скоростных ПЛИСах принять DDR на 525 МГц можно. DDR триггеров как таковых там я так понимаю нет. Сейчас есть ISERDES и OSERDES. Ответ на ваш простой вопрос - принять можно, но это будут не совсем DDR-триггера. Понял, спасибо! Вопрос закрыт.
  12. Вот, что нашел в документации. Смущают ссылки на SPI и сноска 1 о зависимости от DAP алгоритма. Помогите осмыслить, что все это значит! Нужен ответ на простой вопрос - может ли входной DDR-регистр принимать поток 1024 Мбит/с, а внутренние регистры - работать потом с полученными потоками 512 Мбит/с (хотя бы разделить потоки еще на два, чтобы комфортно было дальше обрабатывать)? Цитата(Boris_TS @ Dec 1 2010, 19:36) using OSERDES; DATA_WIDTH = 4 to 10 Вот эту строчку я и искал. Только ISERDES, все-таки. Значит DDR + ISERDES + аккуратная разводка и будет счастье? Спасибо за быстрый ответ!
  13. Приветствую! Есть многоразрядная шина данных. Каждый разряд - 1024 Мбит/с. Есть сопровождающий такт 512 МГц. Данные меняются по обоим фронтам такта (DDR). Всё в LVDS. Можно ли будет напрямую загнать такую шину в Virtex-6 через его DDR-регистры? Не сконфузится ли, так сказать, регистр на такой частоте? В документации я убедительного ответа не нашел. Если все-таки можно, то на каждом выходе DDR-регистров будут сигналы по 512 Мбит/с. Получится ли потом распараллелить на такой частоте выходы регистров еще на два используя обычную логику, чтобы в итоге на каждый вход 1024 Мбит/с получить 4 выхода по 256 Мбит/с в каждом? Или в этом случае надо использовать встроенный десериалайзер? Поделитесь соображениями, коллеги!
  14. Цитата(Art55555 @ Nov 23 2010, 15:26) Спасибо! А Virtex 4 sf363 случайно нет? Вот здесь есть. Часть 1. Часть 2.
  15. Цитата(VladimirB @ Nov 25 2010, 17:31) А вы возьмите XENPAK, XPAK или X2 модули - там у них ХАУИ торчит наружу - просто приконектье его к спартану P.S. они конечно чуть подороже и побольше чем SFP+, но зато не нужно геммороится с дискретным PHY и NDA - он уже стоит внутри. Огромное спасибо за совет! Проработаю этот вариант.