Jump to content

    

goodsoul

Участник
  • Content Count

    142
  • Joined

  • Last visited

Everything posted by goodsoul


  1. Как уже было сказано, в самом камне графики нет. Нужно искать готовые корки под задачу или изобретать свой велосипед. Для андроида: http://www.fsi.co.jp/solution/android/e/ Посмотрите еще вот сюда: http://rocketboards.org/foswiki/Projects/QtDemoOnSoCrates Для этой демки можно получить бесплатно референсный проект + IP ядро bitmap графического контроллера от компании IFI (бесплатная корка). Если нужно - пишите в личку. Краем глаза видел, что у IFI есть еще версия с OpenGL ускорением, но она будет стоить денег. Каких - не знаю.
  2. https://www.altera.com/content/dam/altera-w...g/altchipid.pdf Оно?
  3. Эта тема скрыта от посторонних глаз, т.к. работа над продуктом кипит. Режим раннего доступа для ключевых клиентов. Поэтому пока можно держать в голове. Ну и на OpenCL посмотрите - возможно для ваших задач он подойдет.
  4. Если нужно что-то совсем простое и минимум головной боли - берите MAX10. Ему не нужна внешняя конфигурационная память + можно обойтись одним питанием + есть EQFP корпус. Есть недорогая отладка: https://www.altera.com/products/fpga/max-se...uation-kit.html Можно к ней приделать недостающую периферию (семисегментники и пр. шелуху) - и вот вам готовый прототип. Как возьметесь за свое железо - смотрите на схематику этой платы и делайте по образу и подобию. Ну и гайды от производителя по подключению ног читаете. Там все разжевано: https://www.altera.com/content/dam/altera-w...0/pcg-01018.pdf
  5. IMHO, быстрее всего понять что к чему можно с помощью готовых примеров: https://cloud.altera.com/devstore/ Регистрируйтесь и берите готовые проекты для конкретных плат. Примеров много, и по АЦП, и по NIOS II и по другим тематикам.
  6. Года три назад, когда железа Altera SoC ни у кого не было, альтера предлагала для эмуляции т.н. Virtual Target. По отзывам вроде нормальная вещь была. Но у самого реального опыта не было. Со Stratix 10 SoC (arm cortex a53) будет повторяться, похоже, такая же история. Что касается модулей, то могу добавить, что лично общался с DENX - очень толковая контора. Думаю, что с модулем проблем быть не должно. Inmys - тоже хорошо. Плюсом будет наличие русскоговорящей поддержки рядом. Есть еще одна питерская контора, которая сделала хороший SODIMM модуль и готова его продавать и саппортить. Если интересно - пишите в личку. Ну и вот еще, такая штука: http://www.devboards.de/startseite/boards/...ticle/dbm-soc1/ А еще очень скоро (в июне) появится новая борда на Cyclone V SoC с ценником ниже 100$. И она будет очень правильно упакована с программной точки зрения. Больше пока рассказать не могу. Но если это будет первое погружение в мир SoC - есть смысл ее дождаться. Обещают очень хороший Out-Of-Box experience.
  7. Как правило при реализации плавающей точки сначала заканчивается логические ячейки, а только потом DSP блоки. Поэтому FP на ПЛИС привыкли считать делом очень дорогим. Если нужна плавающая точка без расхода LE - есть Arria10. Там в каждом DSP блоке есть IEEE754 сумматор и умножитель. Аппаратные блоки. http://www.altera.com/technology/dsp/varia...-dsp-block.html
  8. А что тут комментировать-то? Теперь каждый DSP блок может работать в IEEE754 Single precision режиме. В каждом DSP блоке есть аппаратный сумматор и умножитель. Обещают в пике до 1.5 терафлопс практически без расхода LE. Применять через мегафункции/библиотечные модули/dsp builder (начиная с 14.1) или же через OpenCL. Если нужно больше деталей - пишите в личку. Был только что на Embedded World. там Альтера уже плату на Arria 10 SoC показала. Такие дела. Что касается анонса от Xilinx, то с одной стороны это очень круто. А с другой - очень настораживает, т.к. эти чипы, напичканные аппаратными ядрами будут оптимальны далеко не для всех применений, и конкурировать им придется уже не только с Альтерой, но и Freescale, Broadcom, Fujitsu и пр. Причем, и так понятно, что ASSP будут гораздо дешевле чипов ксайлинкса. Но, как говорится, поживем - увидим.
  9. Полагаю, что следует сгенерировать jic файл и и подцепить hex файл в соответствующем диалоговом окне. Можно почитать здесь: http://www.alterawiki.com/wiki/Booting_Nio...lash_Controller Там решается аналогичная задача - в EPCS укладывается программа (hex файл) для NIOS II. А вообще, для работы с Serial Flash в User Mode можно использовать специальную мегафункцию: http://www.altera.com/literature/an/an370.pdf
  10. На начальном этапе можно еще SystemConsole использовать. Если в двух словах, то этот инструмент позволяет получать доступ к периферии внутри fpga через jtag. Цепочка получается такой: SystemConsole (PC) -> USB-Blaster -> Jtag to Avalon Master преобразователь (есть модуль такой) -> периферия. Имея адреса модулей на шине Avalon можете читать и писать в них. Применение System Console на начальных этапах позволяет не заморачиваться с ниосом или HPS (в случае SoC), а сразу начать отладку ваших блоков в ПЛИС. http://www.altera.com/products/software/qu...ms-console.html
  11. Есть коммерческая корка: http://www.altera.com/literature/po/ss-usb3.pdf там занимаемые ресурсы указаны
  12. Купите (+НДС). Вы же не на сайте альтеры это покупать будете, а у дистрибьютора в РФ. Их тут целых три (если вместе с Arrow, то четыре) Другое дело, что размер упаковки для этого партномера - 60 штук. Но всегда есть вероятность того, что упаковку для вас могут почикать, чтобы штучные образцы подарить/продать
  13. OK, даже если отталкиваться от "магазинных" цен на штучные чипы на сайте альтеры, то 5CEBA2F23C7N - 47$ (без HMC) 5CEFA2F23C7N - 54.5$ (с HMC)
  14. Если у вас все моделируется, то что еще нужно от жизни? Удивлен заявлением, что чип с аппаратным контроллером стоит в два раза дороже. Где вы такие цены взяли? Сижу, смотрю в прайс - отличие в цене 10-15%. Аппаратные корки на цену чипа как раз мало у альтеры влияют. Цена от емкости в первую очередь зависит. Я бы брал аппаратный контроллер и не заморачивался. Применение DDR для FIFO - весьма спорное решение. Эффективность использования памяти при попеременном чтении/записи будет никакой. Если внутренней памяти FPGA жалко/мало, я бы поставил дискретное FIFO. У Cypress вроде было что-то интересное. Но это лишь взгляд со стороны...
  15. Есть и линукс и baremetal. Там вместе с модулем и отладкой получаете собранный под нее линукс и несколько готовых примеров. По умолчанию там с QSPI, если не ошибаюсь, идет загрузка. Вот отладочная борда, кстати: http://inmys.ru/products/15226236 Bootselect заведены на переключатели, поэтому с режимами загрузки можно поэкспериментировать - загрузиться из SD, по сети, из FPGA, из флеша. >>Сейчас сам разбираюсь с HPS, пока не понятно, что реально рабочее можно с ним сотворить... Можете сотворить с ним все, что и с любым другим ARM Cortex-A9
  16. SoM'ов на Altera SoC понаделано достаточно много. Вот малая часть: http://www.altera.com/devices/processor/so...tem-module.html В РФ есть такая штука: http://inmys.ru/products/15226233 Несколько проектов на этой плате уже сделано. + есть несколько местных компаний, которые сделали SoM'ы под свои нужды (есть и Arria V SoC и cyclone V SoC) и нигде их не представили. Но в принципе - есть возможность выйти на них и пообщаться. Если есть интерес - пишите в личку. По покупке пишите в российский EBV Elektronik. Devboards это их тема.
  17. 5CGXFC4F6M11C7N - 50 тысяч LE + трансиверы. 11x11 мм. У меня вот несколько образцов завалялось (ES). Кому надо - пишите в личку.
  18. Ждите 14.1 Там появится DDR 2/3. Ждать осталось совсем чуть-чуть. В начале ноября появится customer beta. Ко мне со дня на день должен приехать eval kit с max10. Попробую его живьем. ps: на канале альтеры в Youtube появилось много промо и обучающих материалов (по SoC в том числе). Есть несколько презентаций по MAX10.
  19. Здесь написано: http://www.altera.com/literature/ug/ug_avg...ter_dev_kit.pdf страница 3-1. Там все расписано по пунктам. Главное - найдите на плате серийник: 5AGXSKxxxxxxxx Он понадобится для генерации лицензии. Если будут затруднения - пишите в личку. Сделаем лицензию.
  20. Как уже было сказано, смотреть нужно в QSF файл. В нем в текстовом виде лежат все настройки проекта (распиновка в том числе). Т.е. все манипуляции из GUI в итоге попадают в этот файл. Можете посмотреть, как назначения из Pin planner'а попадают в QSF и наоборот. + можно сделать отдельный tcl скрипт, который пропишет пины. Или вообще в исходнике, как предложил ViKo. Здесь в подробностях: http://www.altera.com/literature/hb/qts/qts_qii52013.pdf
  21. Вы уверены, что в нужном каталоге смотрите? Скорее всего залезли в C:\altera\14.0\embedded\ds-5\examples А искать нужно здесь: C:\altera\14.0\embedded\examples Там и software и hardware лежат.
  22. согласно release notes квартуса, final timing model для Cyclone V SoC появились в квартусе 14.0. http://www.altera.com/literature/rn/rn_qts_dev_support.pdf так что никакой магии
  23. есть два 14х квартуса: обычный и Arria10 edition Последний нужен тем, кто хочет начать дизайнить на десятой арии. В версии 14.1 обе ветки соединят в одну и снова будет один квартус. >>И ... это ... лекарство где? Обычно в компаниях, где дизайнят на ариях/стратиксах проблем с покупкой лицензий не возникает. Или Вам для личного интереса?
  24. немного не по теме, но вдруг на будущее пригодится: Altera Arria 10 содержит аппаратные floating point блоки. Т.е. в A10 теперь логика на плавучку расходоваться не будет.
  25. Quartus 14.0 arria 10 edition официально зарелизился: http://www.altera.com/b/quartus-ii-arria-1...arria10_edition В 14.1 обещают объединить две ветки квартуса снова в одну. + хочу напомнить несколько важных моментов относительно Arria 10: 1) Первая FPGA с аппаратными floating point блоками (IEEE 754) 2) Arria 10 SoC - единственная 20nm [ARM Cortex-A9 + FPGA] SoC 3) До 96 трансиверов, которые дают в общей сложности до 3.6 Tbps пропускной способности 4) Поддержка HMC (Hybrid Memory Cube)