Jump to content

    

goodsoul

Участник
  • Content Count

    142
  • Joined

  • Last visited

Everything posted by goodsoul


  1. Сразу хочется спросить "зачем". Хватает недорогих микросхем и соков, которые могут с этим справиться. Если же хочется fpga, но нет денег на готовое ip-ядро, то я бы пошел по пути opencl и оффлоада тяжелых операций на плис (арм - хост, кернелы - в плис)
  2. Пофиг что, главное чтобы это был более-менее брендовый продукт и были доки, примеры, туториалы. Брать хз что с ибей/али только из-за дешевизны не советую. Намучаетесь потом.
  3. Ну с этими-то все понятно. Им более 15 лет уже. Тут прозвучала мысль о том, что на low-cost вообще забили, что не совсем соответствует действительности.
  4. А что убили-то? Новость, видимо, мимо меня прошла
  5. Вообще сигналтап есть бесплатно в любой редакции: https://www.altera.com/content/dam/altera-w...-comparison.pdf Попробуйте удалите его и добавьте заново. Скорее всего старый инстанс сигналтапа выдает ошибку.
  6. странно. А если вот так: https://www.altera.com/content/dam/altera-w...dev-support.pdf
  7. Quartus Prime 17.0 Pro release notes: https://www.altera.com/documentation/ewa1443722509979.html Quartis Prime 17.0 Standard release notes: https://www.altera.com/documentation/hco1416836145555.html В PRO появилась поддержка Cyclone 10 GX. Free! Спеки по трансиверам подняли до 12.5Gbps. В Standard добавили Cyclone 10 LP. Тоже бесплатно. SoC EDS теперь тоже раздвоился - Standard и Pro : https://www.altera.com/products/design-soft...ng-started.html
  8. Я слыхал, что эта микросхема - ни что иное, как MAX10 в EQFP-144 корпусе на 50KLE, в который зашили жесткую конфигурацию корки от flexibilis. Если лень свой дизайн городить и портов много не надо, то вполне себе решение. IMHO, уже стоит не на PRP/HSR смотреть, а на TSN (time sensitive networking). Сейчас в мире это тренд, который и до РФ рано или поздно доберется. http://www.flexibilis.com/technology/tsn/
  9. Откуда дровишки? Тыкните пожалуйста пальцем, где Stratix III снимается с производства: https://www.altera.com/support/quality-and-...sories.html#pdn Самому интересно. Из четвертых циклонов сняли только один корпус - N11 (QFN-148), т.к спрос минимальный https://www.altera.com/content/dam/altera-w...pcn/pdn1605.pdf Все что собираются снимать - это древние семейства, которым уже по 15-20 лет (ACEX, FLEX и т.п.): https://www.altera.com/content/dam/altera-w...pcn/pdn1619.pdf https://www.altera.com/content/dam/altera-w...pcn/pdn1620.pdf Так что не надо наводить панику. Если что-то и снимается с производства, то об этом сообщают как минимум за год, чтобы все кому надо смогли разместить заказы и успели запланировать редизайн если надо. У 5AGXBA7D4F27C4N ECCN код 3A991D. Никаких лицензий не нужно. На будущее небольшой хинт: если вы понимаете, что потребление микросхем у вас будет небольшое и покупать целые упаковки - дело затратное, то проконсультируйтесь с дитрибутором, какой парт лучше закладывать. Нормальный специалист посоветует вам партномера, которые пользуются спросом и бывают на складах. А то сами вы можете выбрать экзотический парт, который кроме вас никем не потребляется и который никак кроме как в виде целой упаковки не купишь.
  10. Измерения нужно делать измерительным оборудованием. Для ethernet есть специальные тестеры с rfc-2544 и Y.1564
  11. Если речь о SERDES'ах, то datarate 900-1000 Mbps можно получить в Arria V, Arria 10, Cyclone 10 GX Ищите "High-Speed I/O Specifications" в даташите на семейство. Там написано. Если речь об XCVRs (блоки трансиверов) - то все что угодно, начиная с Cyclone IV GX. Если речь о внутренней частоте ядра 900-1000МГц - то для мира FPGA это из области фантастики. Здесь только Stratix 10 + самый быстрый спидгрейд + оптимизация проекта под HyperFlex.
  12. Поправляю - из HPS можно дрыгать FPGA'шными пинами, и из FPGA можно дрыгать ногами HPS. Но это не является основной ценностью SoC и на практике мало кому нужно. Типичный сценарий - в FPGA размещают специфическую периферию или акселераторы (ЦОС всякий). Для ARM'а эти блоки выглядят как обычная процессорная периферия и программисты могут со всем этим делом работать, писать драйвера и пр. Вот пример референсный для Atlas-SoC:https://rocketboards.org/foswiki/pub/Documentation/AtlasSoCDevelopmentPlatform/System-Block-Diagram.jpg?t=1449696813 Он наглядно показывает, что "железный" FFT на FPGA быстрее программного. В общем, youtube и rocketboards вам в помощь
  13. Кстати да, интересное наблюдение. LP не поддерживает DDR. И я кажется понимаю почему. Есть несколько Low-Cost семейств: MAX 10, Cyclone IV, Cyclone V, Cyclone 10 LP, Cyclone 10 GX. Когда выводишь новый продукт нельзя допустить чтобы он каннибализировал другой выпускаемый продукт. Т.к. Cyclone 10 LP очень уж сильно напоминает Cyclone IV, то их должны несколько дистанцировать друг от друга, как функционалом, так и ценой. Если так, то Cyclone 10 LP будет семейством начального уровня, для тех применений где нужно большое кол-во I/O и низкое статическое потребление. И стоить в этом случае он должен меньше Cyclone IV (это лишь мое предположение) С C10GX все проще - вариация на тему Arria 10 (там даже IEEE754 DSP блоки взяли). В моем понимании хит-парад крутизны выглядит следующим образом : C10LP, MAX10, C4, C5, C10GX, A10, S10. Как-то так. Насколько мне известно таких версий не будет. из ARM SoC'ов пока остаются C5 SoC, A5 SoC, A10 SoC, S10 SoC
  14. Пока не понятно. По идее LP (60nm) должен стоить как Cyclone IV E сопоставимых емкостей, а GX (20nm) близко к Cyclone V GX или чуть дороже, чтобы занять нишу между ним и Arria 10. Скоро узнаем.
  15. Собственно, по сабжу появилась первая инфа: https://www.altera.com/products/fpga/cyclon...cyclone-10.html https://www.altera.com/content/dam/altera-w...0/aib-01028.pdf https://www.altera.com/content/dam/altera-w...0/aib-01029.pdf
  16. Тут себе нужно задать вопрос - а есть ли польза в конкретном проекте от встроенного флеша? Если встроенный флеш дает больше проблем, чем пользы, то есть еще Cycone IV/Cyclone V. А так все правильно написали - первая прошивка через JTAG. И уже в этой прошивке должен быть реализован remote update. Примеры где обычно: https://cloud.altera.com/devstore/platform/?family=max-10 Там есть "I2C Remote System Update Example", "MAX10 Remote System Upgrade (RSU) over UART for Nios II Processor"
  17. По моему опыту, согласно репорту "Parallel compilation" утилизация процессорных ядер (кроме первого) болталась в диапазоне 2-10%. Т.е. положительный эффект есть, но не критичный. IMHO, ускорять процесс разработки сложных проектов на больших ПЛИС с помощью мощного железа - тупиковый путь. По мне так, будет мой проект на 1SG280 собираться 8 часов или 5 - не такая большая разница. Поэтому нужно осваивать incremental compilation flow, early place flow, fast-forward compile (для S10), rapid recompile и т.п. Early Place на Arria 10 сам пробовал. Вроде норм.
  18. Через JTAG можно, если Вы об этом. На практике не пробовал, но полагаю, что JTAG команда "KEY_CLR_VREG" должна сделать свое дело. Выполнить ее можно либо через внешнее JTAG-подключение, либо используя internal JTAG (чтобы внутренней логикой управлять JTAG'ом). Для internal jtag есть свой примитив (см. https://www.altera.com/en_US/pdfs/literature/an/an556.pdf) cyclonev_jtag <jtagblock_name> ( .clkdruser(), .corectl(), .runidleuser(), .shiftuser(), .tck(), .tckcore(), .tckutap(), .tdi(), .tdicore(), .tdiutap(), .tdo(), .tdocore(), .tdouser(), .tdoutap(), .tms(), .tmscore(), .tmsutap(), .updateuser(), .usr1user() );
  19. Если сидите на квартусе 16.0, попробуйте добавить в QSF: set_instance_assignment -name XCVR_RX_COMMON_MODE_VOLTAGE VTT_0P75V -to <pin_name> set_instance_assignment -name XCVR_RX_SD_THRESHOLD 4 -to <pin_name> Или на 16.1 обновитесь
  20. Для современных ПЛИС 10G вообще не скорость. Если хотите поднять десятку на low-end (циклоны/спартаны), то берете плис с 4x3.125 трансиверами, ставите внешний XAUI PHY и вперед. Более кошерный вариант - брать плис с 10G трансиверами (арии, кинтексы, стратиксы, виктексы). Там внешний PHY не понадобится.
  21. С мегафункцией целочисленного деления lpm_divide у меня тоже нормальной частоты не вышло. И варьирование latency не дает желаемого эффекта. Что интересно, altera_fp_functions может делить плавающую точку и там можно указать желаемую частоту или latency. Вот там как нефиг делать 350MHz получилось.
  22. В какой версии квартуса работаете? Попробую у себя собрать ради спортивного интереса.
  23. Intel OpenCL SDK 16.1 тоже фунциклирует. По крайней мере в режиме эмуляции с платой a10gx. Только проекты с сайта нужно поправить - они под 16.0. В исходнике хоста меняем строку platform = findPlatform("Altera"); на platform = findPlatform("Intel® FPGA SDK for OpenCL™"); Иначе прога будет искать несуществующую платформу и вываливаться. https://postimg.org/image/48ovcbo8j
  24. К сайту новому, конечно, нужно будет привыкнуть. wget'ом скачал 16.1 pro. На CentOS 6.8 встал без проблем. Вроде шуршит. BluePrint, Qsys Pro - все на месте. Вечерком OpenCL SDK проверю - не сломали ли чего.