goodsoul

>>Если короче то интел/альтера выпустил аналог версаля Все-таки Versal - это ACAP. Agilex - FPGA. >>Не очень понял что они имеют ввиду под "тензорным блоком" На сайте Intel об этом написано. Если кратко - тензорный блок был представлен в S10NX. В Agilex E и D тензорный режим вкрутили в стандартный DSP блок. Т.е. помимо привычных INT и FP режимов добавился тензорный режим чтобы выдать много TOPS в INT8. Еще раз - в Versal для AI добавили отдельные ускорители, которые нужно отдельно программировать. В Agilex - это часть DSP блока. ИМХО, основная суть анoнса в том, что появились новые подсемейства Agilex/Agilex SoC в небольших емкостях, со свежими ARMами, которые производят не на TSMC, а на фабриках Intel. Это все важно в контексте спекуляций о том, что Intel сфокусирован только на больших и дорогих FPGA.

В последнем квартусе появился атрибут preserve_for_debug. Подробнее здесь: https://youtu.be/sEKc2ut42gU

Quartus Prime Pro 21.3 доступен для скачивания. Release Notes: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/rn/rn-qts-pro-dev-support.pdf • Improvements for Intel® Agilex™ FPGA power, performance, runtime, memory, and logic utilization†• The first release of the Nios V/m microcontroller (the next generation of softcore processors based on the open-source RISC V architecture)• New, faster compilation options for use during the early stages of development• Signal preservation for use in RTL development and Platform Designer system development• Incremental Signal Tap compilation, providing faster iterations during the debug cycle• Simulator Aware Signal Tap (Beta) expanding the scope of visibility of the Signal Tap Logic Analyzer tool• New and improved Design Assistant design rules for synthesis, clock domain crossing (CDC), reset domain crossing (RDC)• Siemens EDA Questa*-Intel FPGA and Starter Edition simulators for faster 64-bit simulation• And Many More https://blogs.intel.com/psg/intel-quartus-prime-software-verson-21-3-available-now-agilex-power-and-performance-nios-v-simulator-aware-signal-tap-and-more/ NIOS V требует $0 лицензию - ее можно сгенерировать в Self-Service Licensing Center; пока что доступен только для Q.pro NIOS II никуда не исчезает и доступен для использования.

Давненько я в RTL не залезал, но судя по коду - это вообще не память. Это чистая комбинационка, поэтому ramstyle здесь бессилен. >>Да и к тому же матлаб везде нахваливают за его удобство и чуть ли не пару кнопок нажал и всё - код сгенерирован и можно работать. К сожалению результат нагенеренного кода не всегда оптимален для ПЛИС, особенно для конкретного сеймейства, где могут быть дополнительные заморочки связанные с конвейрезицией, ресетами и пр. Поэтому старайтесь использовать родные вендорские IP ядра или DSP builder, который знает все тонкости целевого семейства ПЛИС.

Если зайти на страницу для скачки Quartus Prime 19.1 std, то можно увидеть следующий текст: To use the Quartus Prime Standard Edition Design Software, Version 19.1 on Windows, you must download and install the patch available in this KDB Solution. https://www.intel.com/content/altera-www/global/en_us/index/support/support-resources/knowledge-base/tools/2020/fatal--cannot-generate-ip-in-a-windows-evironment-.html Патч ставили? Что касается NIOS II, то начиная с 19.1 Eclipse IDE нужно ставить отдельно. Что значит "не запускается"?

См. режим PCS Direct. В этом режиме встроенные хард PCS блоки не используются. "Enforces rules required by the PCS Direct mode. In this configuration the data flows through the PCS channel, but all the internal PCS blocks are bypassed. If required, the PCS functionality can be implemented in the FPGA fabric." https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/stratix-10/ug_stratix10_l_htile_xcvr_phy.pdf - страница 38, таблица 12 "Transceiver Configuration Rule Parameters"

Platform designer умеет для корок готовые design examples генерировать. Посмотрите https://www.intel.com/content/www/us/en/programmable/documentation/umc1467272429805.html#nfa1448439896708 В частности, Figure 8. Clocking and Reset Scheme for 10GBASE-R Design Example

В концепцию FPGAaaS я не верю по следующим причинам: 1) Те, кто использует FPGA для типичных FPGA'шных задач хотят иметь локальное железо. И это будет не ускоритель типа PAC/Alveo, а скорее всего девкит или конструктор с FMC. Нужен доступ к жеелзу для испытаний, дебага и пр. Девкиты в датацентр ставить никто не будет. Они просто не сделаны для этого 2) FPGA в облаке в качестве ускорителя - утопия на данный момент. Я не могу понять зачем FPGA-ускоритель обычному юзеру. Спроса на FPGA со стороны SW девелоперов я пока не наблюдаю. Это очень нишевая платформа на данный момент. x86 и даже GPU - куда более general purpose платформы по сравнению с FPGA. Согласно информации, которая есть у меня, все FPGAaaS деплойменты не приносят прибыли и являются скорее имиджевым проектом: мол, смотрите, наши FPGA в облаке. Спрос на это ничтожно мал. Но я верю в FPGA в облачной инфраструктуре, например как часть SmatNIC для оффлоада инфраструктурных нагрузок (storage, Open Virtual Switch и т.п.). Но это совсем другая история.

я поставил. Даже под Agilex проект собрал.

Нужно помнить, что экспортная классификация чипов и готовых устройств (плат) на их основе отличается. По крайней мере отладочные платы на S10 в РФ нормально попадают. 100G бывает разный. CFP/CFP2/CFP4/QSFP28... с FEC и без него. Перед тем как браться за железку следует понять что вообще делать будете. В современных FPGA от Intel/Xilinx многое уже доступно в виде hard IP. Не только трансиверная часть, но и мак с феком. Плат довольно много. Вот свежая на S10: https://www.terasic.com.tw/cgi-bin/page/arc...44&PartNo=1

Выскажу капитанскую мысль, но тем не менее: чем меньше техпроцесс, тем больше статика. Но меньше динамика. Поэтому правильная стратегия при переходе на топовые семейства это уменьшать ресурсы (т.е. размер ПЛИС) и поднимать частоту. Например, уменьшить кол-во ресурсов в два раза и поднять частоту в два раза. Пропускная способность останется той же, но потреблять будет меньше.

Я с DSP builder'ом плотно не работал, т.к. ЦОС не моя тема. Однако знающий человек высказал следующую мысль: - Очевидно, DSP builder, как и любой другой HLD инструмент призван повысить продуктивность работы. Обратная сторона медали - конечный результат может занимать больше ресурсов. Для больших плис с сотнями тысяч LE это не особо критично. - Используя дсп билдер можно быстрее вносить изменения в проект и пробовать разные подходы и ограничения (играть с разными структурами фильтров, распараллеивать, конвейеризировать и т.п.). Можно задать целевую частоту, и тулза сама выберет подходящую структуру и глубину конвейера. - На выходе билдера вы получите проект с учетом архитектурных особенностей целевого кристалла. Включая поддержку hard floating point блоков (a10/s10) и архитектуры hyper-flex в high-end семействах (s10, falcon mesa). К примеру, если у вас есть RTL код, написанный для A10, то не факт что он хорошо ляжет на S10, т.к. архитектура разная. В случае дсп билдера нужно лишь перегенерить систему под другое семейство.

>>Интересуют конкретно эти модели pin2pin? Это был скорее вопрос общего плана. У нас FPGA как правило используются в спец.оборудовнии. Соответственно, будет очень обидно узнать, что фабрика в Китае просто свернула производство.

Это все очень круто. Но 1) ПЛИС такого уровня и так не подпадают под экспортные ограничения 2) Есть ли гарантии, что эти устройства будут производить хотя бы лет 10?

как это видит Intel Платформа: https://www.altera.com/solutions/accelerati.../platforms.html Готовые решения: https://www.altera.com/solutions/accelerati.../solutions.html (обработка изображений/видео, базы данных, биг дата, компрессия и пр.) Программный стек:https://www.altera.com/solutions/acceleration-hub/acceleration-stack.html Свое решение можно запилить на RTL или OpenCL