Перейти к содержанию

    

Fregate

Свой
  • Публикаций

    614
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Fregate

  • Звание
    Знающий
  • День рождения 16.11.1977

Контакты

  • Сайт
    http://
  • ICQ
    413249174

Информация

  • Город
    Дубна, Московская область

Посетители профиля

4 910 просмотров профиля
  1. А как организован сброс ниоса? Как-то создал проект со сбросом ниоса сигнала порожденным выходом locked pll, так ниос перезапускался когда ему хотелось (мог поработать и час, а мог и несколько минут). Сделал отдельный сброс, независимый от сигнала locked и беда исчезла.
  2. Сейчас попробовал объединить пару листов, (получилось через точку с запятой) в окне платы появились компоненты как с одного, так и с другого листа и по одной плис на канал. Работает!!! Спасибо за подсказку.
  3. Коллеги, здравствуйте! Спрошу в этой ветке дабы не плодить похожую. Есть потребность разместить на проектируемой в AD14 плате несколько (два или более) одинаковых "сложных" узла содержащих ПЛИС и различную периферию к ней (память, индикацию, разъемы и т.п.). Как правильнее строить проект: 1) Использовать канальную иерархическую схему - тогда надо умещать на одном листе всю обвязку ПЛИС, стиснув зубы смотреть "на ужас в ночи"; 2) Плюнуть на канальную схему и многократно повторять многолистовую реализацию каждого из узлов, и вносить корректировку во все реализации; 3) Может есть вариант многолистовой канальной иерархии? На текущий момент получилось подключать только один лист нижнего уровня и попытка раздробления привела к появлению кратного числа ПЛИС в проекте печатной платы.
  4. Так попробуйте исходник открыть и скомпилировать в более свежем квартусе, тогда часть вопросов отпадет сама собой. С примитивами под семейство, придется бороться в рукопашную. (Тут Иосиф Григорьевич правильно намекнул) Что касается выводов - смотрите сколько реально занято в проекте и думайте готовы ли Вы перейти на BGA, при общем числе выводов 89 (включая питание и т.п., за деталями в хандбуки и пинпланер квартуса)?
  5. А сам исходный проект под циклон есть? В качестве альтернативы, можно попытаться перейти на MAX10 объемом в 4...8 тыс вентилей, 10M04SC/10M08SC в 144 выводном корпусе.
  6. А может корректнее завести все в один процесс и там увеличивать/уменьшать содержимое переменной?
  7. А что Вам важнее для дальнейшей жизни: 1) создать тестбенч любым способом; 2) создать тестбенч принципиально Language Templates'ом? Если первое - то достаточно трижды скопировать ентити и подрихтовать их, самостоятельно написав процессы тактирования и других входных воздействий. Если второе - ищите версию в которой этот злополучный элемент присутствует.
  8. Если я правильно понял поставленный вопрос, который можно перефразировать в: "остается ли проект/подпроект ниос-процессора без изменений, при изменении частей плис не относящихся к процессору?". То, да, проект ниоса не изменяется. Но с учетом Вашего желания "пошарить" сигналтапом, может сложиться ситуация, когда ресурсов в плис (памяти и логики) попросту не хватит.
  9. И что Вам не нравится? Вы используете внутренний осциллятор, настроенный на 5,56 МГц, считаете до 6 млн и получаете секунду, что примерно соответствует действительности. Если Вам хочется что бы моргало в 8-9 раз чаще, то тактируйте (если есть) от внешнего генератора (из проекта убирайте осциллятор) или уменьшайте предельное число в желаемое количество раз (вместо 6 млн задавайте 750 тыс, к примеру).
  10. Скорее всего, ТС ожидал что встроенный генератор будет выполнять функцию, схожую с работой PLL\ALTCLKCTRL в циклонах.
  11. Разве там 50МГц? Вроде на порядок ниже должна быть частота 5МГц и 3,3МГц (на выбор если не ошибаюсь)
  12. Веткой ошиблись, тут речь о САПР для ПЛИС. Попросите модераторов перенести в ветки проектирования печатных плат. Сейчас пытаюсь перейти на альтиум, но в сравнении с пикадом он кажется монстроузным (хотя куда без этого при проектировании схем с ПЛИС и прочими скоростными штуковинами?).
  13. В разработке часто так, если нет платы, то все потуги описать функционирование оканчиваются не начавшись (не к чему прицепить периферию и т.п.). А когда появляется плата, то как раз возникает необходимость ее тестирования, пробные запуски и все параллельно с основным проектом. Можно конечно делать "маленькие" проекты под целевую задачу (работа с памятью - платка, работа с трансиверами - еще одна и т.д.), набивать руки и схемотехникам, и конструкторам и программисту ПЛИС, но это зачастую непозволительная роскошь. Так что часто приходится делать пробную партию и вылизывать как схемотехнику, так и функционал.
  14. Цитата(quato_a @ Apr 5 2018, 13:48) В этом проекте я только схемотехник и не занимаюсь разработкой ПО под FPGA. А разработчики ПО работают удаленно. Ставить квартус для этого... Рутинная работа мало кого завораживает, но не делая ее рискуете нарваться на неприятности (случайно выведете тактовый сигнал не с выхода ПЛЛ или шину от памяти на медленные линии). Квартус для этого наверное не нужен, но перелопатить пдф с пиноутом все равно придется. Проще может по банкам создавать куски компонента (а-ля УГО), недельки за две-три можно управиться.