kas

Имелось в виду для одной и тойже схемы и тактовой. А чем сентизировать?

Кроме стоимостных характеристик хотелось бы узнать какие получаются рассееваемые мощности и напряжения питания? И как это соотносится с ПЛИС, например XC3S1000

Интересует какие подводные камни могут встретиться? На каком языке (VHDL, Verilog или какой другой) лучше разрабатывать проект. Какой САПР при проектировании СБИС использовать? Или может можно кому-нибудь отдать готовый проект на xHDL и некоторую сумму (интересно сколько), а мне вернут готовый кристал.

После синтеза, если цепь никуда не была подключена, Вы ее скорее всего не найдете, синтезатор удалит. У меня получилось так: наложить атрибуты "KEEP" и "LOC" на нужную цепь прямо в модуле Как это сделать написано в Constraints Guide.

Это если интерфейс объекта не трогать, а как сделать условный ситнез если надо добавить/убрать сигнал в интерфейсе объекта

www.xilinx.com www.plis.ru

По поводу синтеза все понятно. В большинстве своем народ предпочитает AMD. Интересно еще и ModelSim проверить - на каких процессорах быстрее работает. Я как-то заметил что на Pentium4 симуляция (Post-Place & route) идет быстрее чем на Athlon'е. Есть какие-нибудь наблюдения на эту тему? В конце концов львиную долю вемени съедает именно моделирование.

Приветствую. Интересует мнение общественности о том, кто на каких процессорах разводит ПЛИСы и моделирует полученные результаты? Есть эффект от 64 разрядности? Двухядерности? На процессорах какой конторы быстрее разводится, моделируется?

IMXO. Может и ISE тут не причем. У Вас асинхронный сброс счетчика. Вам уже на это указывали. Сменив версию софта, вероятнее всего немного изменилась прошивка для ПЛИС. Переделайте свой проект на синхронный.

Надо еще посчитать насколько точно требуется сентизировать частоту. Например при 32 разрядах (AD9851) и 6-ти кратном увеличении тактовой частоты выходная частота получится с больше на 0.0064 Гц 2.457600000640154e+007 Гц. При 48 разрядах (AD9852) получим -5.215406417846680e-008 Гц и 2.457599999999995e+007 Гц соответственно. Может придется дергать частоту то в плюс то в минус, чтобы в среднем получить искомое.

У Xilinx'а есть микросхемы с как с отдельными умножителями 18х18 Spartan3, так и с умножителями входящими в состав 48 разрядного аккумулятора Virtex 4. А проект, ИМХО, лучше писать на (VHDL|Verilog) по выбору.

Сервиспаки все стоят? Сам не сталкивался (пока предпочитаю работать на проверенном 6.2.03) но знакомые говорили что были проблеммы пока какой-то сервиспак не установили.

Ну вот сегодня и дома запустил. Моделсим снова накрылся. Часа через два. Оказалось, кончилось место на диске D. Выходной файл все пожрал (6.7Гб). Это ж какой винт нужно иметь, чтоб он месяц работал... Вообще я всем этим занимаюсь крайне редко. Опыта очень мало. И мой проект очень мал (XC95288XL). И я никак пока не могу понять, как люди умудряются симулировать проекты раз в 10 (100?) больше? Завтра попробую скачать SE... <{POST_SNAPBACK}> Тестовый модуль (или тестируемый?) написан с ошибками. Есть подозрение, что в некоторых процессах не списка чувствительности или оператора wit, либо этот оператор при определенных состояниях входных сигналов не срабатывает (например используется внутри if или case). Рекомендую почитать про дельтазадержки в Бибило Основы языка VHDL.

Ну вот сегодня и дома запустил. Моделсим снова накрылся. Часа через два. Оказалось, кончилось место на диске D. Выходной файл все пожрал (6.7Гб). Это ж какой винт нужно иметь, чтоб он месяц работал... Вообще я всем этим занимаюсь крайне редко. Опыта очень мало. И мой проект очень мал (XC95288XL). И я никак пока не могу понять, как люди умудряются симулировать проекты раз в 10 (100?) больше? Завтра попробую скачать SE... <{POST_SNAPBACK}> Тестовый модуль (или тестируемый?) написан с ошибками. Есть подозрение, что в некоторых процессах не списка чувствительности или оператора wit, либо этот оператор при определенных состояниях входных сигналов не срабатывает (например используется внутри if или case).

Есть ли подводные камни при использовании io стандарта PECL. Можно ли в пределах одного банка (Xilinx) использовать LVTTL и PECL (требования к Vcco и Vref для обоих стандартов одинаковы)?

"Человека научить нельзя... только он сам может научиться!" чей (с) не помню.

А какой спартан? если 2(Е), то ds001_3.pdf (ds077_3.pdf) там написано. LVTTL +/-24mA

Наложить временные ограничения. Думаю конструкция PERIOD на clk здесь будет вполне уместна. И еще, для того чтобы посмотреть внутренние сигналы при моделировании вовсе не обязательно вводить дополнительные порты. Там есть окно workspace, если в это окне поставить курсор на Ваш блок (по умолчанию UUT), то в окне Objects должны появиться все сигналы, которые есть внутри блока.

Что такое ОНС? И где он находится?

Это понятно. Не понятно как выбирать номера. нпример АБ.123.456.001 вот 123 и 456 не понятно как выбирать

Кто знает где можно почитать про порядок назначения децимальных номеров платам, устройствам, системам?

А виндовс какой rus или eng? В "языках и региональных стандартах" что выставлено? Может имеет смысл там покопаться? Да, еще, русификаторов, котороые подменяют кодовые страницы в реестре Вы не использовали?

Нет, неправда Ваша. Указание диапазона служит для вычисления минимально необходимой разрядности для представления даного элемента. По крайней мере ISE и ModelSim ведут себя таким образом.

ИМХО. Ничего сложного в этой защите нет, и аппаратные ресурсы потрачены не зря. В добавок ко всему я получил достаточно гибкую систему (что являлось одним из требований ТЗ).

Вы считаете что можно защитить систему без усложнения программной и/или аппаратной части?