Jump to content

    

nikolascha

Свой
  • Content Count

    370
  • Joined

  • Last visited

Community Reputation

0 Обычный

About nikolascha

  • Rank
    Местный

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

3827 profile views
  1. Вилка широкая, оплата более чем конкурентноспособная на рынке DV в СНГ. Всё зависит от уровня владения UVM/SV/С, опыта верификации/валидации, уровня владения английским, опыта работы в мультинациональной команде. Приходите - поговорим ;)
  2. Компания Softeq Flash Solutions (http://softeqflash.by, https://vk.com/softeqflash и https://www.linkedin.com/company/softeq-flash-solutions ) приглашает к сотрудничеству профессионалов в команду Design Verification and Validation. О нас: Softeq Flash Solutions — центр разработки компании SK Hynix, одного из ведущих мировых производителей полупроводниковых цифровых устройств. SK Hynix входит в пятерку ведущих производителей интегральных схем и в тройку производителей оперативной памяти в мире. Её полупроводниковая память типа DRAM и NAND используется в продуктах компаний Apple, LG, ASUS, Microsoft, Dell и других. Softeq Flash Solutions участвует в процессе верификации и валидации дизайна контроллеров накопителей (eMMC, UFS, SSD) на базе flash-памяти, а так же разрабатывает и тестирует програмное обеспечение для этих накопителей. Мы тесно сотрудничаем с R&D центрами компании, находящимися в Южной Корее, США и Тайване. Офис Softeq Flash Solutions находится в центре столицы Беларуси - городе Минске. О сотрудничестве: Design Verification В настоящее время команда SoC Design Verification and Validation расширяется и мы приглашаем талантливых специалистов присоединиться к нам. Если Вы владеете языком SystemVerilog и методологией верификации UVM, то вы – идеальный кандидат для верификации на уровне IP-блоков. Еще более идеальным Вас сделают дополнительные знания архитектуры процессоров ARM и языка С, поскольку в наши задачи входит так же верификация SoC на верхнем уровне (top level verification). Если что-то из описанного выше не входит в Ваше резюме, но Вы имеете опыт проектирования или верификации ASIC/SoC, проектирования устройств на базе FPGA c использованием VHDL/Verilog/Systemverilog, а также желание много учиться и плодотворно работать, развиваясь вместе с интернациональной командой мирового уровня, то мы с удовольствием встретимся с Вами, чтобы обсудить наше возможное сотрудничество. Design Validation Для второй команды группы SoC – Design validation требуются талантливые программисты, которые не только отлично знают С но и хорошо представляют как програмное обеспечение работает на железе. Команда пишет firmware для многопроцессорных систем контроллеров SSD начиная с драйверов и заканчивая сложными алгоритмами работы с flash-памятью. Как для SoC Design Verification так и для Design Validation владение английским языком на уровне чтения технической литературы обязательно, разговорным - желательно, но не строго обязательно. Компания предоставляет возможность обучения английскому без отрыва от производства :) Контакты: Цыбулько Юрий Email: yury.tsybulka (аt) sk.com
  3. А нельзя ли в каденсе изменить ссылку на библиотеку не открывая схему/топологию?
  4. Функция hread была и раньше VHDL-2008, она описана в пакете std_logic_textio. Смотрите главу 7 в книжке Бибилы "VHDL. Эффективное использование при проектировании цифровых систем" (есть на генлибрусеке), посвященной работе с файлами.
  5. # Объединение баз по покрытию в одну results.ucdb vcover merge results.ucdb test1.ucdb test2.ucdb # просмотр общей базы данных vsim -viewcov results.ucdb
  6. Использовать две эти библиотеки одновременно - плохая практика. Обычно рекомендуется использовать только numeric_std. В этом случае преобразование будет выглядеть так: outdata := to_integer(signed(car(N-1)(15 downto 8)));
  7. Почему не упоминались, вот на местной вики в разделе "Организации MPW" давно они в списке
  8. Это зависит от "сложности" вашей логики, что легко можно оценить. Синтезните свой HDL в соответствующей библиотеке под 0.18 (можно отыскать на местном фтп)...
  9. В Минске из тех кто может выполнить такой заказ - есть НТЦ "Белмикросистемы" и НТЛаб-системы. А по поводу обучения, не думаю, что есть такие центры, которые профессионально этим занимаются. Мне видятся тут такие варианты обратиться в ВУЗы, где есть курсы по САПР (Cadence, Mentor, Synopsys). Думаю они с радостью за денюшки прочитают вам соответствующие курсы можно с тем же самым обратиться в дизайн центры, например, в Белмикросистемах был такой опыт Обратиться к продавцам САПР (Cadence, Mentor, Synopsys), своих курсов у них скорей всего нет, но они пристроят в забугорные, там у них регулярно проводятся.
  10. library ieee; use std.textio.all; entity test_write is end entity test_write; architecture beh of test_write is begin GenProc : process begin write(OUTPUT, "K"); write(OUTPUT, "" & LF); wait for 10 ns; end process GenProc; end architecture beh;
  11. Откуда такая инфа, что SystemC не будет развиваться?
  12. При умножении 8ми битных векторов результат будет 16ти битный, поэтому вам понадобится промежуточный сигнал или переменная 16ти битный вектр std_logic_vector. Закидывайте результат сначала в него, а потом младшие восемь бит перекидывайте в Bmatr.
  13. Для умножения std_logic_vector обычно можно использовать тип unsigned (или signed) из пакета numeric_std. Кстати, сразу два пакета numeric_std и std_logic_arith одновременно не желательно использовать. Предпочтительно использовать numeric_std, так как он является стандартом ieee. Чтобы заработало умножение нужно использовать преобразование типа: Bmatr(i,j) <= std_logic_vector( unsigned("00000010")*unsigned(Amatr(1,j)) xor ...);
  14. "can't write to interface object "matr" of mode IN"" - означает что у вас порт входной, а вы в него хотите данные записать - так нельзя.
  15. На первый взгляд, Вы перепутали имя и тип сигнала matrix(i,j) -> matr(i,j)...