Jump to content

    

En_Serg

Участник
  • Content Count

    84
  • Joined

  • Last visited

Community Reputation

0 Обычный

About En_Serg

  • Rank
    Частый гость
  • Birthday 09/20/1962

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

1262 profile views
  1. прошу прощения, найдите Pin Planner, скажите что у вас стандарт LVDS на выбранных пинах по входу, может полегчает? На приемном конце LVDS как можно ближе должен стоять 100 ом (обычно 0402), программа про него знать не знает (если LVDS, значит должен стоять), внутреннего такого нет. И еще конечно сигналы должны быть разведены дифференциальными парами. Информация про дифф пары - в PIn Planner слева пиктограммы вертикальные
  2. Спасибо, помогло. Действительно, если у резистора на схеме заполнить Value например вот таким 1kom 2W то на схеме будет отображаться Далее импорт элемента на плату и Manufacture/Artwork Затем при создании гербера ASSY зададим такие слои Видно, что в ASSY попал COMPONENT VALUE/ASSEMBLY TOP Соответственно, смотрим что получилось на сборке То, что хотели
  3. Интересует, есть ли возможность, чтобы на гербере сборки появились надписи из схемы, типа 1мк*50в смотрим на то, что должно получаться Спасибо.
  4. добрый день. Интересует, к какому блоку подключить IBIS модель ds90lv012 LVDS- приемника в программе Keysight ADS Shematic И вообще, тема целостности сигналов, она здесь или в другом месте?
  5. Смотрю на плату Xilinx ZCU208. Вижу там QSFP. Это design reuse modules (.mdd). Это если бы я сам делал, сделал бы PLACE REPLICATE CREATE, получился бы QSFP.mdd Вопрос: Есть ли возможность уже сделанный кем-то .mdd записать себе на диск? Спасибо.
  6. 17.4

    Установил 17.4QIR1 (HF007). Все стало темным в PCB Designer. Как вернуть старую серую тему всех окон? Хочется все-таки надписи меню были черным по-белому(серому) а не наоборот (белым по черному). Спасибо.
  7. Спасибо. Птички не стояли на FAB -> L9...L12 в настройках
  8. Добрый день. Может кто подскажет, плата PCB, разведена в Xpedition с 12 слоями L1..L12 (c 4 слоями GND) при конвертации в ODB++ теряет последние 4 нижних слоя (L9..L12) и предстает 8-слойной в CAM350 Причем слои маски, шелкографии, монтажа на BOT присутствуют. Весьма неприятная неожиданность. В чем закавыка, копать где? Спасибо.
  9. Добрый день. Подскажите, pls, что случилось с резинками неразведенных еще цепей Смотрим, видим резинка RATSNEST MASTER_SDA_1V8 превратилась в квадратик, имеет статуc UNPLANNED Вторая рядом, такая же MASTER_SCL_1V8 так не сделала, обычная резинка. Цепи эти - обычные переходные с листа на другой лист Что за напасть такая, как резинке вернуть обычный вид? (не UNPLANNED) Это в Capture или на плате беда? Спаибо.
  10. Добрый день. В 17.2 появилась возможность в Capture CIS иметь Constaraint Manager. И в PCB Designer он тоже есть, но другой (а может и не другой). Подскажите, plz, как происходит передача, например статической фазы дифф пары из схемы в PCB? И, наооборот, как например в схему попадает дифф пара, заданная из PCB? Где то спряталась синхронизация этих двух Constraint Manager туда и обратно. Спасибо.
  11. Хотелось бы Вашу прекрасную библиотеку сконвертировать в PCAD (Altium). Нет ли способа? Импорт же есть из PCAD. Это дало бы многим людям возможность на платах применять компоненты "Электродеталь" там, например. Спасибо.
  12. спасибо, не использовал пока
  13. Добрый день. Сегодня смотрел вебинар по Altium по поводу двух полезных команд (начиная с версии 20) 1. GLOSS - это когда помечаешь дорожку или дифф пару или группу, Route-Gloss и проводники перепрокладываются без лишних изгибов по кратчайшему пути, выглядит красивее. Есть ли в Allegro такая мощная команда ?? 2. RETRACE - это если, например, для дифф пары поменялись констрейнты, и теперь надо по той же дороге перепровести дифф пару с другими толщинами. Есть ли в Allegro такая команда ?? Спасибо.
  14. Добрый день. Я вижу, что размер моего файла .BRD увеличивается, когда я добавляю STEP-модель к footprint. Вопрос: Содержатся ли в BRD все STEPы и, если да, может ли другой человек, имея BRD, вытащить оттуда STEP?