Koluchiy
Свой-
Постов
1 086 -
Зарегистрирован
-
Посещение
Весь контент Koluchiy
-
Проверьте, что ИП вытягивает стартовый ток. Чем микросхема больше, тем, понятно, этот ток выше. Если не вытягивает - возможны различные варианты нерабочести. Сигналы JTAG и программирования (в статике) - в правильных состояниях? С флешки пробовали грузить? Даже если JTAG по каким-то причинам мертвый, микросхема может грузиться с флешки и работать нормально. Такой опыт у меня был.
-
Смотрите внимательнее - возможно, для разных девайсов есть различия для одного корпуса. Это довольно обычная ситуация.
-
Да есть, не настолько все плохо.
-
Вы все какие-то странные 🙂 . Попробую обьяснить по-другому. Есть такое стихийное бедствие - "начальство". Иногда этому начальству приходят в голову идеи, как бы облагодетельствовать разработчиков, а заодно отчитаться о проведенных мероприятиях по повышению квалификации. В данном случае на нас, чтобы было совсем нескучно, свалилась идея "а давайте отправим вас на курсы, только сами найдите на какие". Из этой ситуации есть 2 выхода: 1) Найти-таки очные курсы, и постараться из них извлечь пользу; 2) Найти серию толковых вебинаров, и сказать начальству "мы сами посмотрим бесплатно" (а потом у кого как получится). Вот, рассматриваем варианты для того и для другого.
-
Написал же рюсски язык - "не новички". Зачем Вы советуете "не новичкам" начинать "с работы в ModelSim/QuestaSim", "вібрать например Quartus" и тд? Начальство хочет курсы, а Вы предлагаете книги. Ну е-мае. Русские форумы как всегда.
-
Прохождение курсов описанному Вами процессу не помешает, и не исключает.
-
Я так понял, что начальство хочет курсы. Конечно же можно посидеть и разобраться. Другое дело, что пропасть с работы на 2-3 дня под благовидным предлогом явно проще, чем выделить эти же дни, находясь на рабочем месте (отмахиваясь от разного рода других задач).
-
Приветствую. Нужно получить систематизированную информацию по данному вопросу. Именно по верификации и именно по System Verilog. Можно + OVM, UVM. Интереcует 2 варианта: 1) Серия лекций/семинаров онлайн или оффлайн, для группы разработчиков (не новички), за деньги; 2) Серия качественных видосов, желательно на русском, для самостоятельного просмотра. Ну т.е. кто чего смотрел и может порекомендовать. Можно в личку. Территориально Москва.
-
Не все так просто
-
Подскажите заодно, правильно ли я понимаю, что в AHDL директива USED(имя выхода) показывает, используется ли выход снаружи модуля? Чет не могу найти на эту директиву мануала.
-
А Max+PlusII еще остался у кого-нибудь? В интернетах пишут, что он мог генерить Верилог из AHDL.
-
В этом есть некоторый риск. Из установленного ISE взять безопаснее. В 14.7 64bit - есть. Даже запускается на Вин10, но пока что ругается вообще на любые исходники, которые я ему даю :-). Надо найти исходники попроще :).
-
А где там? еще раз потыкался - не нашел. Куда копать? Цель - вынуть нужное из старых исходников и засунуть в Синплифай.
-
Конвертор AHDL(.tdf) в Verilog/VHDL?
Koluchiy опубликовал тема в Языки проектирования на ПЛИС (FPGA)
Здравствуйте. Нужно сконвертировать файлы AHDL(.tdf) в Verilog/VHDL. Чем можно воскользоваться? Гуглится только утилита xport из старых ISE. Соответственно, вопросы: 1) Насколько хороша/плоха xport? 2) В какой крайней версии ISE есть xport? В Vivado он нигде не зарыт? 2) Есть ли какие-то альтернативные инструменты? Всем заранее спасибо за ответы. -
Приветствую. Подскажите, что будет, если в микросхеме Pango у приемопередатчика отключить линейный эквалайзер? (LEQ) Это нужно, т.к. отключаю CDR, а при отключении CDR нужно отключать LEQ (требование документации). На столе-то работает, но каких неприятностей из-за этого отключения стоит ожидать в будущем? P.S. Я же правильно понимаю, что если отключить CDR в микросхемах Xilinx, Altera (режим lock-to-reference) - линейный эквалайзер работать тоже не будет? Т.е. отключится сам собой, без участия разработчика.
-
Приветствую. Нужно в отладочной плате поменять генератор с ненужного на нужный. Итого, нужен генератор с параметрами: 1. Частота из линейки: 77.760/82.944/99.5328/103.68/124.416/155.52/165.888/199.0656/207.36/248.832/311.04МГц. Хотя бы 20ppm. 2. Интерфейс LVDS 3. Питание 3.3В 4. Корпус оптимально SMD03225P6, но уж хоть что. 5. Доставка в Мск в разумные сроки. Кто богат, выручайте.
-
Честно говоря, плохо понимаю эту ситуацию. Чем она отличается от стандартной "тактирование внешнего ЦАП"? Да ничем. Большая задержка по пути передачи выходного тактового сигнала ломает весь алгоритм расчета времянок?
-
Констрейны, касающиеся вопроса, привел. Какие еще Вы бы хотели увидеть? Выходные буферы вот, не знаю что это дает. for (NumBuf = 0; NumBuf < 8; NumBuf = NumBuf + 1) begin:OBUFDS_ForBlock OBUFDS o_data_out (.I(tx_data8[NumBuf]), .O(o_lvds_p[NumBuf]), .OB(o_lvds_n[NumBuf])); end ... OBUFDS o_clk_out (.I(iclk_lvds_inv), .O(oclk_lvds_p), .OB(oclk_lvds_n));
-
Хочу сделать так, как описал выше. В моем понимании, должно работать. 2 частоты не являются главное проблемой. Когда была 1 частота, анализ времянок был в целом такой же - "я посчитаю прохождение 1 фронта, а что там раньше и позже, не мое дело".
-
Здравствуйте, уважаемые гуры. Замыслил тут простейшую вещь - интерфейс между 2мя FPGA Kintex US+. Делаю интерфейс на LVDS, и состоит от из: 1) Линии передачи клока 150 Мгц; 2) Нескольких линий данных. Никакие oserdes не использую, прямо с регистров передаю в OBUFDS. Тактовая частота передается с выхода PLL. При этом, выходной регистр тактируется 150МГц с фазой 0, а на выход подается с той же PLL 150 МГц с фазой 180 (инвертированный). Вот мои констрейны: set_output_delay -clock [get_clocks o_lvds_clock] -min -3.300 -add_delay [get_ports {o_lvds_p[*]}] set_output_delay -clock [get_clocks o_lvds_clock] -max 3.300 -add_delay [get_ports {o_lvds_p[*]}] В чем проблема. Когда Vivado считает временные характеристики, например для hold она мне посчитала, что для данных на выход Arrival time 4.081 нс. А для выходного клока время на выход 7.8 нс. К этому она прибавляет 3.3 нс с моего констрейна и выдает, что Required time 11.104 нс, и слак -7.023 нс. При этом, совершенно не учитывает, что у клока есть период, и он равен 6.667 нс, и это значит, что данные, которые пришли в 4.081 нс, надо проверять по предыдущему фронту, который был 7.8нс - 6.667 = 1.1 нс. Подскажите, как объяснить Vivado, что клок периодический? В списке клоков всё в порядке, частоты нормальные. Всем заранее спасибо.
-
Отлично конфигурировались из внешнего МК. Любой программист писал это конфигурирование за полдня с перекурами.
-
Нда уж, я с них 20+ лет назад начинал :))).
-
В общем, это была крякающая утка. По неизвестной причине, при изъятии из проекта средств отладки, компиляция начинала идти по какому-то совсем другому пути, и имевшаяся структура PBlock'ов не хотела компилироваться. При относительно небольшом изменении границ PBlock'ов или их параметров, снова начинало все компилироваться.
-
Это я делал, просто удаляя папку .cache
-
reset_project не помогает, ручная чистка проекта не помогает, инкрементальная сборка выключена. Может ли описанное выше поведение быть следствием заморочек каких-нибудь IP-Блоков? Ну типа, если есть дебаг в проекте - буду компилироваться, если нет - не буду.