Jump to content

    

Koluchiy

Свой
  • Content Count

    1016
  • Joined

  • Last visited

Everything posted by Koluchiy


  1. Не дублируют, потом par жалуется, что времянки не сходятся.
  2. Здравствуйте, уважаемые гуру. Есть множество (десятки-сотни) сигналов, имеющих вид: {Data[7:0], DataValid}. Все эти множество сигналов надо передать на большой частоте из одного куска большой FPGA в другой кусок. Чтобы эти все сигналы нормально дошли, ставлю между источником (блок А) и приемником (блок Б) на каждый сигнал цепочку триггеров, чтобы поделить путь на куски, которые могут быть пройдены за 1 такт. Проблема с сигналами DataValid. Она заключается в том, что сигналы эти одинаковые (совсем), соответственно синтезатор выкидывает все сигналы кроме одного. И вот этот вот сигнал приходит на все многочисленные подблоки блока Б. Поскольку подблоков Б много, блок Б очень большой, и один сигнал не может успеть во все его концы - нужно дерево триггеров, на выходе штук хотя бы 20. Собственно, вопрос - как заставить Sinplify это дерево сделать нормально, ну или хотя бы не выкидывать его, когда делаю ручками? syn_keep, syn_preserve пробовал - ожидаемо не помогает (Synplify вообще по моему опыту очень странно реагирует на эти директивы). Можно, конечно, работать с XST - он на директивы сохранения сигналов реагирует предсказуемо. Но XST, конечно, не хотелось бы. Можно попробовать навтыкать глобальных буферов, но они дифицит. В общем, любые мысли велкам.
  3. Сразу отвечаю на вопрос "зачем" - начальник хочет. Обоснование - проверить источники питания. Надо сделать проект, чтобы ПЛИС (Kintex-7) максимально загружалась с тз логики, памяти, DSP блоков и т.д.. Т.е. при компиляции увидеть по занимаемым ресурсам если не 100%, то хотя бы 90. Вроде бы, такая тема уже была. Если кто помнит, как ее искать - ссылка велкам.
  4. На 81% уверен, что дело в том, что при появлении в системе DDR, компилятор начинает пихать в нее программу для Ниоса. А поскольку, вероятно, DDR не работает (по одной или нескольким из миллиона причинам), то весь Ниос не работает. Лечится редактированием файла "linker script".
  5. Поискать вместо Микроблейза 64битный проц - не? Нельзя ли пояснить, зачем эту мегапамять вешать конкретно на Микроблейз, что он с ней делать будет?
  6. Да, всё так. Но мне как-то удалось при помощи своего кривого констрейна отменить половину DDRшных констрейнов. Секса было на пару недель :maniac: . Я не помню, что такое emi toolkit. Зато юзал внутрисхемную отладку блока DDR через JTAG - в целом, штука хорошая и удобная. Не мерял.
  7. Я читер, и у меня была отладочная плата (но я ее сам выбил :) ). Поэтому была уверенность в том, что железо правильное. Но все равно сначала запустил в симуляторе. Если констрейны правильные. Она чем-то отличается от референс дезигна?
  8. Комментирую по просьбе из соседней темы. Я этим занимался 3 года назад и на 12.3. Поэтому мало чего уже помню в деталях, да и что-то могло и поменяться. Начинал, как сейчас помню, с запуска тестбенчей, сгенеренных вместе с ядром. Советую ТС тоже этим заняться, а потом уже что-то свое делать. Тоже что-то такое помню, что запускались эти тестбенчи как-то не по-русски. Деталей не помню. Что касается картинки, на которой все данные хххХХХХхххх. Вообще, это нормально. Там надо какое-то время (симуляции) чтобы оно подумало, прежде чем начнет подавать признаки жизни. Скорее всего, где-то там должна быть галочка про сокращение времени инициализации в симуляторе (не уверен). В тестбенч советую добавить всяких сигналов типа init_done, reset_done или какие там еще есть. В принципе, все оно ок работает (ну, может, в новых версиях не работает, в старых работало). В любом случае, надо сначала запустить в симуляторе - будет понятнее, как потом запускать в железе. А то, в железе запускать, помню, тоже было интересно :).
  9. >Нет, снаружи ничего нельзя сделать. Как правило, на практике это означает, что сделать можно все, просто нужно убедить какого-то упертого хрыча, что по-другому никак.
  10. С Kintex на 14.3 вроде нормально (имеющиеся проблемы скорее всего относятся к микросхемам, а не к среде). На 14.7 и 14.6 (14.5 не пробовал) по сравнению с 14.3 добавили неприятный глюк, касающийся совместной отладки в SDK и ChipScope. Некоторые ядра, которые на 14.3 для инженерных образцов, на 14.7 уже для продакшн, но работают одинаково.
  11. И как его скорость симуляции по сравнению с Questa? Модели хилых корок, подсунутые в Верилятор, постоянно ругаются на всякие deassign и т.п.. Или есть свежая версия, которая всё это нормально кушает?
  12. Поступила тут идея при помощи специальной программы транслировать код Verilog в Си++, потом это компилировать и производить симуляцию при помощи получившегося .ехе файла. Попробовали в программе Верилятор - на простых примерах работает. Одна пока проблема - не понимает конструкции Verilog2001 и новее. Кто-нибудь пробовал таким макаром симулировать большие проекты? Какими программами для конвертации пользуетесь? Какие подводные камни?
  13. Было бы неплохо раскрыть область применения, территориальное расположение и вилку.
  14. Здравствуйте, уважаемые гуры. Пытаюсь сделать проект, в котором синтезатор - Synplify, который вызывается из ISE. Текстовый редактор и все остальное - ISE. Проблемы начались, когда понадобилось работать с partitions. Они нормально работают с XST, но с Sinplify пока затык. Как я попытался сделать: 1) Сделал файл .fdc с описанием Compile Points для Synplify. 2) Подключил этот файл в настройках вызова Synplify из ISE. дальше планировал из Synplify экспортировать xpartitions.pxml (работает). Проблема в том, что при вызове Synplify с подключенным файлом .fdc ISE пишет в консоли "Synplify failed" (в окне процессов ставит красный крестик). При этом ВСЕ файлы отчетов Synplify никаких ошибок не выдают, везде все ок. Кто-нибудь пробовал так делать? Если да, подскажите, что я делаю не так? Мануалы читал, пока не помогают. Всем заранее спасибо за ответы.
  15. окей! 16.2 - ок или не ок? Какую качать для работы с UltraScale?
  16. Граждане, в целом 16.1 ок или не ок? Какую стабильную версию использовать под Kintex UltraScale?
  17. Как согласовываете скорости передачи и приема?
  18. Полуофф: вопрос начинающему. А почему ПЛИСы? Строится ли путь в эту степь на каком-то расчете, или сплошнаяф лирика?
  19. Набирайте на сайте альтеры i2с и качайте то, куда оно пошлет. Отлично работает, исходники открыты. Я их для Xilinx использую, чуть подправил только для совместимости с хилыми библиотеками :).
  20. Я с этой XilFlash чего-то намучился, в итоге забил и написал почти все сам.
  21. Дали бы уже ссылку на сайт организации. Какого рода аппаратуру хотите разрабатывать?
  22. Начинать гораздо лучше на Альтере. ПО и документация гораздо более качественно сделаны, заметно меньше малопонятных глюков. Если нет денег на отладочную плату - можно кинуть клич и приобрести какую-нибудь ненужную макетную плату у разработчиков. Лишь бы хорошо была сделана.