Jump to content

    

Koluchiy

Свой
  • Content Count

    1043
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Koluchiy

  • Rank
    Профессионал

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Москва

Recent Profile Visitors

4323 profile views
  1. Под винду. В 18.0 невозможно редактировать параметры IP-блока PLL, только создавать заново. Есть ли этот баг в 18.1 Update 1?
  2. Граждане, а посоветуйте наиболее стабильно работающую версию Quartus STANDARD edition? 18.0, 18.1, 19.1 Cyclone V, Max 10.
  3. Насчет передаваемых данных каждый сам себе проверятор, а вот на тему целостности прошивки есть вполне себе штатные алгоритмы, проверяющие ее целостность. Можно их повключать и собирать статистику.
  4. Разработка high-speed платы

    Хозяин барин, но я бы такие вещи на аутсорс не отдавал. Только сотрудников в штат, и начинать с (сильно) более простых плат.
  5. Вот нашел, что с 19.3 ввели в Timing Analyzer команду report_logic_depth. Т.е. в более ранних версиях такой (или аналогичной) возможности нет?
  6. Здравствуйте, уважаемые. Скажите, как в Quartus узнать статистику по logic levels (logic depth)? Желательно после синтеза, ну или хоть как-нибудь. Пока нашел только как узнать logic levels в Timing Analyser'е для каждого индивидуального пути (Path report). Но хотелось бы именно статистику по данному параметру, без влияния длин цепей и тд.. Всем заранее спасибо!
  7. Блин, собирался написать, но чего-то забыл :-). Vivado 2019.1, Virtex Ultrascale+.
  8. Граждане, подскажите. Как на TCL проресетить FPGA? Т.е. сделать так, чтобы сконфигурированная FPGA была не сконфигурирована и, соответственно, совсем не работала. Нужно для снижения потребления/тепловыделения в случае аварий во время тестирования.
  9. Я тоже так хочу. Вот я и спрашиваю тех, кто знает - где настройка, которая позволяет это делать? Но у меня 18.2.
  10. Так приятно, когда тебе кто-то сочувствует :-). Какая связь схематика и текстового редактора? Что касается этих ваших Нотепадов, там тоже глюков к сожалению хватает.
  11. Забыл попросить обойтись без холиваров :). Моя тз состоит в том, чтобы использовать встроенный в среду редактор. Соответственно, вопрос про его настройки.
  12. Спасибо! Нашел чуть получше вариант: Reports-Report Design Analisys, будет табличка с некоторыми возможностями по сортировке (в моей 18.2, например, сортировка по logic levels не работает). ==================== Вопрос 2. Стандартный текстовый редактор Vivado не позволяет откатывать изменения файла после сохранения. Это как-то можно вылечить?
  13. Возможно, это будет работать с корректными констрейнами. Без констрейнов - не работает. Собственно, непонятно, причем тут тайминги и прочий fail - стоит чисто синтезная задача, выдать подробную статистику по результату этого синтеза.
  14. Здравствуйте, уважаемые. После годичного перерыва вернулся к Виваде. Не всё помню, а что-то наверное и не знал. Помогайте :). Всем заранее спасибо. Вопрос 1. Как после синтеза узнать путь с наибольшим количеством лутов? (logic levels) report_design_analysis без параметров дает табличку с распределением Logic Level Distribution, нужны конкретные пути с наибольшей задержкой.