Перейти к содержанию

    

TRILLER

Свой
  • Публикаций

    191
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о TRILLER

  • Звание
    Частый гость
  • День рождения 26.07.1987

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Санкт-Петербург

Посетители профиля

2 103 просмотра профиля
  • Zig

  1. Может констрейны покажете, которые для захвата данных используются? Особенно интересна часть с IDELAYCTRL.
  2. Ну, если анализирует времянку, тогда действительно не важно. Наверное, перестраховались.
  3. Глитчи это одно, а нарушение setup/hold - другое. Если произойдёт так, что асинхронный ресет будет отменяться(устанавливаться) в момент прихода синхроимпульса на триггер - то он может попасть в метастабильное состояние. Я лишь хочу сказать, что синтезатор прав, вываливая варнинг и в данном случае я бы последовал совету Роба.
  4. Вы здесь ошибаетесь. Хоть сигнал сброса и генерируется по клоку, но ведь применяется(так как вход асинхронный) тогда, когда долетел по линии. И это бы ладно, только ведь он и отменяется тоже в произвольный момент времени. Синтезатор прав - это ошибка. Хотя и индусов понять можно, они-то вынуждены делать "для всех": если сделать синхронный сброс для empty, то есть вероятность, что кто-нибудь этот empty всё таки не сбросит. Они выбрали меньшее из зол - шанс поймать метастабильность по отмене ресета значительно ниже. Как бороться? Сделать своё. Фифо применяются часто - не будет пустой тратой времени.
  5. Действительно, зачем своё время тратить на поиск, пусть лучше другие его тратят :( Всё делалось по диаграммам из доков.
  6. Вы правы. Я не посмотрел внимательно, а у меня в рабочем варианте как раз была конкатенация std_logic и std_logic_vector. Прошу прощения, что внёс смуту :)
  7. Да, у меня симплифай - всё работает.
  8. Не правда, можно. ТС: 2. Если Вы видите преимущество в их применении, то можно. Я лично предпочитаю следующую связку, нежели стандартную. use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; 3. Преобразования типов там действительно нету. 4. Поднесите case либо под process со списком чувствительности, либо под generate. Например так: process (vADDR, VDin) begin case (vADDR(6)&vADDR(1)) is when "00" => att_latch<=VDin(1 downto 0); when "01" => att_latch<=VDin(3 downto 2); when "10" => att_latch<=VDin(5 downto 4); when others => att_latch<=VDin(7 downto 6); end case; end process;
  9. А не подскажете, как с потерями данных? Вот прямо сейчас пытаемся по 10Г на сетевую карту предать данные, так даже на скорости 100мбит/c пакеты куда-то деваются(ОС W7). Раньше как-то не приходилось передавать данные на сетевую карту, всё больше на ПЛИС+PCI, потому и подвоха не ждал. А тут..(
  10. Может лучше купить? https://www.xilinx.com/products/intellectual-property/1-6ogk1b.html#overview Если кто-нибудь уже пользовал, было бы неплохо услышать мнение..
  11. Ну надо же! Прошу прощения за грубость. :) Случайно не Бостон?
  12. Сердесами без использования рокетов? Круто! В V6 да на 5 метров приходилось приёмо-передатчики чуть ли не врукопашную подстраивать. Правда там было 6,25..
  13. Уже много раз слышал подобные высказывания. Возможно, когда-то давно так и было, что ПЛЛ в плис чистил входной клок. Или он как-то исправляет ситуацию при грубых ошибках в разводке. Однако я ни разу не видел, чтобы клок после плл в плис был лучше, чем входной при правильной схемотехнике. Проверял не один раз! Поэтому, если плата сделана проверенным квалифицированным железячником, то я категорически против применения встроенных плл без прямой на то необходимости. К тому же, как уже говорилось, на лок ПЛЛ нельзя всерьёз полагаться, особенно в старых семействах. Лично наблюдал, как лок держался и клок генерировался(при этом плыл) из PLL даже после снятия референса, цепляясь непонятно за что. На мой взгляд, самый лучший вариант, это 2 независимых опорных клока, на которых живёт логика типа вотчдога, иоделэев, глобальных сбросов и т.д. В то же время они обеспечивают перекрёстный(количественный) контроль друг друга и смотрят локи ПЛЛлек, которые от них питаются. С генерированием клока для ЦАП/АЦП/приёмо-передатчиков та же история. Из-за ошибки в схеме пришлось как-то с плис подавать референс на вход рокетов, соединяя десятки плат одновременно. Выходило так, что когда соединяешь 2 и на столе - вроде бы работает, однако в стойке при штатном включении множества плат добиться стабильной работы так и не удалось. В общем, это не тот путь :)
  14. Скорее всего атрибут применяется уже после получения схемы, отсюда и такой результат. И совет Вам: не пытайтесь скрещивать бульдога с носорогом. Атрибуты, подобные retiming_backward и низкоуровневый rtl не совместимы. ИМХО.